《使用 SystemVerilog 进行 RTL 建模进行仿真和综合：使用 SystemVerilog 进行 ASIC 和 FPGA 设计》

本书既是使用SystemVerilog硬件描述语言（HDL）设计ASIC和FPGA的工程师的教程，也是参考。本书展示了如何在寄存器传输级别（RTL）编写正确模拟和合成的SystemVerilog模型，重点是正确的编码风格和最佳实践。SystemVerilog 是最新一代的原始 Verilog 语言，它增加了许多重要功能，可以高效、更准确地对日益复杂的设计进行建模。本书反映了SystemVerilog-2012/2017标准。本书面向已经了解或正在学习数字设计工程的工程师。本书没有提出数字设计理论;它展示了如何应用该理论来编写正确模拟和合成的 RTL 模型。原始Verilog语言的创建者Phil Moorby谈到这本书时说（摘自本书的前言）：“许多关于SystemVerilog设计方面的出版教科书都假设读者熟悉Verilog，并简单地解释新的扩展。是时候抛开垫脚石，在一本书中教授一种一致而简洁的语言，甚至可能根本不参考旧的方式！如果您是数字系统的设计人员，或者是在这些设计中寻找错误的验证工程师，那么SystemVerilog将为您提供显着的好处，本书是学习SystemVerilog设计方面的好地方。