题记：混合粘合开辟了封装性能的全新水平，但这并不是唯一的改进路径。

第一波芯片使用称为混合键合的技术进入市场，为基于 3D 的芯片产品和先进封装的新竞争时代奠定了基础。

AMD 是第一家推出使用铜混合键合芯片的供应商，这是一种先进的芯片堆叠技术，可实现下一代 3D 类器件和封装。混合键合使用微小的铜对铜互连堆叠和连接芯片，提供比现有芯片堆叠互连方案更高的密度和带宽。

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AMD 正在使用台积电的混合键合技术，该技术最近更新了其在该领域的路线图。英特尔、三星和其他公司也在开发混合键合。除了 AMD，其他芯片客户也在关注这项技术。

“台积电表示，其技术可能会被所有高性能计算客户所采用，”Needham 分析师 Charles Shi 说。 “混合绑定也在每个人的技术路线图上，或者至少在每个人的雷达上，在面向移动应用APP的系统中。”

一种在半导体工厂中进行的相对较新的工艺，铜混合键合是一种先进的芯片堆叠技术，有望为芯片客户提供一些竞争优势。可以肯定的是，芯片堆叠并不是什么新鲜事物，并且已经在设计中使用了多年。新功能是混合键合可实现近乎整体的 3D 设计。

大多数芯片不需要混合键合。对于封装，混合键合主要用于高端设计，因为它是一项涉及多项制造工艺挑战的昂贵技术。但它为这些芯片制造商提供了一些新选择，为下一代 3D 设计、内存立方体或 3D DRAM 以及更先进的封装铺平了道路。

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有几种方法可以开发这些类型的产品，包括小芯片模型。对于小芯片（chiplets），芯片制造商可能在库中有一个模块化芯片菜单。然后，客户可以混合搭配小芯片（chiplets），并将它们集成到现有的封装类型或新架构中。在这种方法的一个示例中，AMD 堆叠了两个内部开发的小芯片（chiplets）——一个处理器和一个 SRAM 芯片——形成了一个 3D 封装，它结合了高性能 MPU 和顶部的高速缓存。管芯使用混合键合连接。

还有其他方法可以实现小芯片。传统上，为了推进设计，供应商将开发片上系统 (SoC)，并在每一代器件上集成更多功能。这种芯片缩放方法在每一次迭代后都变得更加困难和昂贵。虽然它仍然是新设计的一种选择，但小芯片正在成为开发复杂芯片的替代方案。

使用小芯片，大型 SoC 被分解成更小的裸片或 IP 块，并重新聚合成全新的设计。从理论上讲，小芯片方法可以以更低的成本加快上市时间。混合键合是启用该技术的众多要素之一。

图 1：AMD 的 3D V-Cache 技术将缓存堆叠在处理器上。

封装技术发展景观

小芯片本身不是一种封装类型。它们是包括异构集成在内的方法的一部分，其中复杂的芯片组装在先进封装中。

IC封装本身就是一个复杂的市场。据最新统计，半导体行业已开发出大约 1,000 种封装类型。细分封装市场的一种方法是通过互连类型，包括引线键合、倒装芯片、晶圆级封装 (WLP) 和硅通孔 (TSV)。互连用于将封装中的一个管芯连接到另一个管芯。

虽然推动增加封装密度，但其中许多器件仍然基于旧技术，例如引线键合和倒装芯片。在倒装芯片中，基于焊接材料的微小铜凸块形成在芯片顶部。然后将器件翻转并安装在单独的芯片或基板上，这样凸块就会落在铜焊盘上以形成电气连接。在倒装芯片中，芯片上的凸块间距从 300μm 到 50μm 不等。间距是指裸片上相邻凸块之间的给定间隔。

“我们仍然看到 140μm 到 150μm 的粗间距封装。这仍然是主流，而且不会很快改变，”QP Technologies 的母公司 Promex 的首席技术官 Annette Teng 说。

与此同时，WLP 工艺用于制造扇出封装，这开始是一种相对粗糙的技术。 OSAT 现在正在努力通过缩小线条和空间以及在其顶部添加柱子和其他 3D 结构来增加扇出的密度。

“（扇出）代表了智能手机和其他移动应用的一种重要的大容量小型化封装类型，”ASE 研究员 William Chen 说。 “我们还有一个充满活力的创新领域，服务于高性能计算、人工智能、机器学习等领域。”

同时，随着数据中心等高性能应用2.5D越来越成为主流，而真正的 3D 封装才刚刚起步。对于 2.5D，管芯堆叠或并排放置在包含 TSV 的中介层顶部。 TSV 提供从管芯到电路板的电气连接。

图 2：2.5D 封装、高密度扇出 (HDFO)、带桥接封装和小芯片的示例。

2.5D解决了几个问题。在许多系统中，处理器、DRAM 和其他设备都放置在板上。数据在处理器和 DRAM 之间移动，但有时这种数据交换会导致延迟和功耗增加。作为回应，许多高端系统将 2.5D 封装与 ASIC 和 HBM 结合在一起。这允许内存更靠近处理功能，从而实现更快的吞吐量。

这些封装选项中的许多都可以支持小芯片，其中芯片可以根据芯片制造商的需求进行混合和匹配。 “系统可以通过使用具有最佳性能/成本工艺节点的最佳处理器组件来优化，”Brewer Science 高级项目经理 Xiao Liu 说。

小芯片代表了一种范式转变。 “这种范式转变使封装级别的晶体管密度比芯片级别更高，同时还允许混合器件，每个器件在相对于其独特功能的最佳工艺节点上单独制造，以异构集成到一个通用封装中，以提高性能并减少尺寸、重量和功耗。未来将是系统级集成和优化，”i3 Microsystems 战略规划高级总监 Brian Sapp 说。

供应商使用小芯片方法开发了类似 3D 的架构。例如，英特尔最近推出了 3D CPU 平台。这在一个封装中结合了一个 10nm 处理器内核和四个 22nm 处理器内核。

在人工智能和其他应用程序的推动下，所有高端软件包都在增长。 “人工智能涉及高性能计算 (HPC)。我们看到对倒装芯片 BGA 的大量需求，这与 AI 或 HPC 应用程序相关联。这还包括 2.5D、3D 或高密度扇出，”JCET 首席技术官 Choon Lee 说。

这些封装中的每一个都使用一种或多种不同的制造工艺。最先进的封装中常见的是互连技术。在这种情况下，它决定了您如何堆叠和粘合封装中的裸片。

英特尔的 3D CPU、HBM 和其他芯片使用微型铜微凸块作为封装中的互连方案，以及倒装芯片工艺。使用 HBM，在 DRAM 裸片的每一侧都形成了微小的铜凸点。然后将这些裸片上的凸块粘合在一起，有时使用热压粘合 (TCB)。在操作中，TCB 系统取出芯片，对齐它们，并使用力和热粘合芯片。

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如今，最先进的微凸块间距为 40μm，相当于 20μm 至 25μm 的凸块尺寸，管芯上相邻凸块之间的间距为 15μm。在研发方面，供应商正在开发凸点间距超过 40μm 的器件。在这里，客户有一些选择。首先，他们可以使用现有的微凸块开发芯片。基本上，基于焊料的微凸块从今天的 40μm 间距延伸到 10μm，而这些方案在这些地方已经失去了发展的动力。

“管理微小焊料凸块上的小块焊料帽有其自身的可用焊料质量分布。在某些时候，这些都不会可靠，”Amkor 高级封装开发和集成副总裁 Mike Kelly 说。 “在 20μm 和 10μm 之间的某个地方，客户将转向混合方法。它有很多优点。芯片die之间的功率低。电气信号通路非常好。”

在混合键合中，管芯使用微小的铜对铜互连连接，而不是凸块。对于封装，混合键合的起点是 10μm 及以上的间距。

微凸块和混合键合都是可行的选择。客户可以根据实际应用情况使用其中一种或另一种封装形式。

为什么是混合键合？

混合粘合并不新鲜。多年来，CMOS 图像传感器供应商一直在使用它。为了制造图像传感器，供应商在晶圆厂中处理两个不同的晶圆。第一个晶圆由多个裸片组成，每个裸片都包含一个像素阵列。第二个晶圆由信号处理器管芯组成。

然后，使用混合键合，将晶圆与微米级的铜对铜互连键合在一起。然后晶片上的管芯被切割，形成图像传感器。

这个工艺过程几乎与封装相同。但对于封装而言，混合键合涉及一系列不同的组装挑战，这就是它直到最近才投入生产的原因。

它有很大的希望。去年年底，AMD 推出了使用混合键合的服务器处理器。近日，AMD推出了高端台式机处理器锐龙7 5800X3D。使用混合键合，一个 7nm SRAM 被堆叠和结合在 7nm 处理器上。实际上，64MB 的 L3 高速缓存内存堆叠在处理器上，内存密度增加了三倍。

然后，在研发方面，该领域有几项发展。例如，使用微凸块和混合键合，Imec 开发了它所谓的 3D-SoC。在 3D-SoC 中，您可以堆叠任意数量的裸片，例如逻辑上的内存。为此，您将内存和逻辑芯片共同设计为单个 SoC。

混合键合可在这些设备中实现最先进的互连。 “为了实现这样的 3D-SoC 电路，3D 互连间距需要进一步扩展，超出当前最先进的水平。我们目前的研究已经证明了在 7µm 间距的芯片到芯片堆叠和 700nm 的晶圆到晶圆间距实现这种互连的可行性，”Imec 的高级研究员、研发副总裁兼 3D 系统集成总监 Eric Beyne在 IEDM 的一篇论文中说。

尽管如此，AMD 正在使用台积电的混合键合技术，称为 SoIC。据 AMD 称，与微凸块相比，台积电的技术提供超过 200 倍的连接密度和 15 倍的互连密度。 AMD 总裁兼首席执行官 Lisa Su 表示：“这可以实现更高效、更密集的集成，而每个信号的能量不到竞争方法的三分之一。”

与此同时，在最近的 IEDM 会议上，台积电副总裁 Douglas Yu 提供了有关公司 SoIC 路线图的更多细节。这为客户概述了混合键合凸块间距缩放路径。

在 SoIC 路线图上，台积电从 9μm 的键距开始，这些工艺技术今天已经在市场上可用。然后，它计划推出 6μm 间距，随后是 4.5μm 和 3μm。换句话说，该公司希望每两年左右推出一次新的债券推介，为每代芯片提供 70% 的规模提升。

有几种方法可以实现 SoIC。例如，AMD 设计了基于 7nm 的处理器和 SRAM，由台积电制造。然后，使用 SoIC，台积电以 9μm 的键距连接裸片。

理论上，随着时间的推移，你可以开发出各种先进的芯片，并使用台积电的技术以不同的间距将它们粘合在一起。

可以肯定的是，该技术不会取代传统的芯片缩放。相反，芯片微缩仍在继续。台积电和三星都在研发 3nm 及以上的 5nm 逻辑工艺。

有一次，从一个工艺节点到下一个工艺节点的转变在芯片的功率、性能和面积 (PPA) 方面提供了显着提升。然而，在最近的节点上，PPA 的好处正在减少。

在许多方面，混合键合是提高系统性能的一种方式。 “过去，大部分 PPA 的好处都是由硅来完成的。人们过去常常让芯片微缩驱动系统性能。但现在，作为引擎的芯片扩展正在失去动力，”Needham 的 Shi 说。 “最终，您希望使用混合键合来提升整个系统级 PPA。如果您想在技术上更精确，我会将 SoIC 定位为 TSMC 客户可用的工具包中的强大工具。对于某些工作负载，SoIC 是出色的 PPA 助推器。”

英特尔、三星和其他公司尚未发布其混合键合路线图。

尽管如此，从架构的角度来看，这一切并不像看起来那么简单。下一代 3D 封装可能会在不同节点包含多个复杂的小芯片。一些管芯可以使用混合键合来堆叠和键合。其他裸片将驻留在封装的其他位置。因此，需要一系列技术来连接所有部分。

Promex 总裁兼首席执行官 Richard Otte 表示：“那些推动开发高性能计算产品的人可能需要混合键合。 “对于 2D 结构和应用，小芯片很可能使用高密度方法互连。这些包括插入器。 3D-IC 需要堆叠小芯片，因此需要 TSV 和铜柱，以及 2D 高密度互连工艺。”

还有其他挑战。在一个封装中，所有裸片都需要使用裸片到裸片的链接和接口相互通信。大多数这些 die-to-die 链接都是专有的。有一个开发开放标准链接的举措。 “小芯片成为新 IP 的最大障碍是标准化。必须在小芯片之间建立标准/通用通信接口，才能在多个封装供应商之间实现这一点，”Otte 说。

制造挑战

与此同时，在制造方面，两种类型的组装工艺使用混合键合——晶圆到晶圆和芯片到晶圆。

在晶圆对晶圆中，芯片在晶圆厂的两个晶圆上进行处理。然后，晶圆键合机将两个晶圆粘合在一起。最后，对晶圆上的堆叠管芯进行切割和测试。

芯片到晶圆是另一种选择。就像晶圆到晶圆一样，芯片是在晶圆厂的晶圆上加工的。管芯由一个晶片切割而成。然后，将这些管芯键合到基础晶片上。最后，对晶圆上的堆叠管芯进行切割和测试。

图 3：晶圆到晶圆的工艺流程

图 4：芯片到晶圆的工艺流程。

从一开始，拥有良好良率的芯片die就很重要。良率低于标准的die可能会影响最终产品的性能。因此，预先制定好的测试策略至关重要。

英特尔高级首席工程师阿德尔·埃尔舍比尼 (Adel Elsherbini) 在 IEDM 的一次演讲中表示：“有些芯片可能存在制造缺陷，理想情况下这些缺陷会在测试过程中被排除。” “但是，如果测试覆盖率不是 100%，那么其中一些裸片可能会通过合格裸片。这是一个特殊的挑战。有缺陷的芯片可能会导致最终系统良率降低，尤其是随着芯片数量的增加。”

除了良好的测试策略外，还需要完善的工艺流程。混合键合工艺在半导体工厂内的洁净室中进行，而不是像大多数封装类型那样在封装厂中进行。

在超洁净无尘室中进行此过程非常重要。洁净室按洁净度等级分类，洁净度等级基于每体积空气允许的颗粒数量和大小。通常，半导体工厂包含符合 ISO 5 级或更清洁标准的洁净室。根据美国洁净室系统公司的规定，在 ISO 5 级中，洁净室必须有少于 3,520 个颗粒，颗粒尺寸大于每立方米 0.5 微米。 ISO 5 级洁净室相当于旧的 100 级标准。

在某些情况下，OSAT 的 IC 组装是在 ISO 7 或 10,000 级或更高的洁净室中进行的。这适用于大多数封装类型，但不适用于混合键合。在这个过程中，微小的颗粒可能会侵入流体，导致设备故障。

OSATs 当然可以建立具有 ISO 5 洁净室的设施，但这是一项昂贵的工作。混合键合需要相对昂贵的设备。此外，混合键合涉及半导体供应商更熟悉的几个步骤。

在晶圆到晶圆和芯片到晶圆的工艺流程中，该工艺从晶圆厂中的单个镶嵌工艺开始。为此，将二氧化硅层沉积在晶片的一侧。然后，在表面上形成大量微小的通孔。图案被蚀刻，在晶圆上形成大量微小的微米尺寸的通孔。

然后将铜材料沉积在整个结构上。使用化学机械抛光 (CMP) 系统对表面进行平面化。该工具使用机械力抛光表面。

CMP工艺去除铜材料并抛光表面。剩下的是微小通孔中的铜金属化材料。

整个过程重复数次。最终，晶圆有几层。每一层都有微小的铜通孔，它们在相邻的层中相互连接。顶层由较大的铜结构组成，称为键合焊盘。介电材料围绕着微小的焊盘。

尽管如此，镶嵌工艺，尤其是 CMP，具有挑战性。它需要对整个晶圆表面进行精确控制。 “[在晶圆上]，电介质表面需要： (1) 非常光滑，以确保在连接管芯时具有强大的吸引力； (2) 非常低的形貌，以避免电介质预键合中的空隙或不必要的应力，”Elsherbini 在 IEDM 的一篇论文中说。

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但是，在这些过程中，可能会出现几个问题。晶片倾向于下垂或弯曲。然后，在 CMP 过程中，该工具可能会过度抛光表面。铜焊盘凹槽变得太大。在键合过程中，某些焊盘可能无法连接。如果抛光不足，铜残留物会造成电气短路。

在混合键合中，标准 CMP 工艺可能无法解决问题。 “这需要特殊的 CMP 处理来控制化学蚀刻与机械蚀刻的比例以及 CMP 步骤的数量，以保持电介质表面的平面度”Elsherbini 说。

在 CMP 之后，晶圆经过计量步骤。计量工具测量和表征表面形貌。

“铜混合键合的主要工艺挑战包括表面缺陷控制以防止空洞、晶圆级厚度和形状计量以及纳米级表面轮廓控制以支持稳健的混合键合焊盘接触，以及控制顶部铜焊盘的对齐和底部die，”KLA 营销高级总监 Stephen Hiebert 说。

更多的工艺步骤

在计量步骤之后，晶片经过清洗和退火处理。退火步骤激活管芯。

从这里开始，工艺可以朝两个方向发展——晶圆到晶圆或芯片到晶圆。在晶圆到晶圆中，您已经处理了第一个晶圆 (A)。然后，带有裸片的第二个晶圆 (B) 经历相同的工艺（镶嵌、CMP、计量）。

然后，使用混合键合将两个晶片（A、B）键合。芯片在晶圆上切割并进行测试。由此产生的堆叠设备类似于 3D 结构。

与此同时，在芯片到晶圆方面，芯片制造商将采用第一个晶圆并激活芯片。然后，对晶圆 (A) 上的芯片进行切割和测试。

然后，第二个晶片 (B) 经历镶嵌工艺，随后是 CMP 和计量步骤。该晶片没有被切割并且保持完整。使用键合机，将处理过的晶圆 (A) 中的管芯堆叠并键合在基础晶圆 (B) 上。

然后将芯片切割在堆叠的晶圆上并进行测试。这反过来又创建了类似 3D 的器件。

对于晶圆到晶圆和芯片到晶圆，供应商可以使用相同的晶圆键合机系统。一些供应商出售这些系统，用于具有纳米级放置精度的混合键合。

在操作中，管芯放置在晶圆键合机内的工作台单元上。处理后的晶圆放置在键合机中的单独晶圆台上。来自工作台的芯片被拾起、对齐并放置在处理过的晶圆上。

此时，两个结构的键合焊盘使用两步工艺进行键合——即电介质对电介质键合，然后是金属对金属连接。 “直接混合键合是指在 SiO2 基体中由铜互连组成的两个表面的分子键合，”Leti 的 3D 集成项目经理 Emilie Bourjot 解释说。 “当这两个表面在室温下紧密接触时，范德华键会产生粘附力。这些键在经过热预算后会变成共价键和金属键。”

粘合过程具有挑战性。 “首先要考虑的是贴装精度和吞吐量。我们需要支持极细的pitch。我们需要能够非常准确地放置芯片，”英特尔的 Elsherbini 说。 “这是通过设计优化来实现的，以确保对齐基准具有非常好的可见性和对比度，同时不会占用过多的芯片有效区域。”

粘合机可以执行这些任务，但挑战在于防止流动中不需要的颗粒和表面缺陷。微小的颗粒会导致焊盘出现空洞。即使是 100nm 的粒子侵入焊盘，也可能导致数百个连接失败。

结论

混合键合是一个复杂但可行的过程。它启用了一类新的芯片和封装。

AMD 是第一个使用这种方法的人，但其他人很快就会效仿。比赛才刚刚开始。