《Multi-Voltage CMOS Circuit Design（多电压CMOS电路设计）》一书介绍
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日期：2021-10-03
《Multi-Voltage CMOS Circuit Design（多电压CMOS电路设计）》一书介绍
半导体工艺技术的扩展已经持续了40多年。工艺技术的进步是推动半导体行业发展的燃料。为了应对客户对不断增长的需求，以提高集成电路的性能和功能，在过去的40年里，半导体行业每2到3年引入一次新的工艺生成。提高集成电路性能和功能的挑战一直是管理更大的设计和制造复杂性不断增加以及更高的功耗。正如整本书中所强调的，电力的产生、分配和耗散是集成电路设计者当前面临的前沿问题。
为了继续降低电路的单位成本，同时提高性能和功能的历史趋势，需要在集成电路的设计方式上进行彻底的改变。不惜一切代价提高速度不再是一种选择。节能的半导体器件技术、电路技术和微结构是保持半导体行业在过去四十年中享受的扩张速度是必要的技术。
本书强调了低功耗和可靠的集成电路和系统设计的几个重要机遇。描述了在调整电源和阈值电压时可以做出的设计选择，以降低功耗和提高器件的可靠性而不降低电路速度的可靠性。本书提出了同时实现能源效率和高速的技术。
具有多个电源电压的系统可以通过沿非临界延迟路径选择性地降低电源电压来显著降低功耗而不会降低电路的速度。本书提出了适用于多电源电压CMOS电路的高频单片直流-直流（DC-DC）电源转换技术，它提供了低能耗和低面积开销的额外电压电平。与双电源电压微处理器完全集成高效降压转换器（Buck）在同一die上实现是可行的。本书提出了一种能提高单片直流-直流（DC-DC）转换器能量效率的低摆动直流-直流转换技术。讨论了在高输入电压下工作的单片直流-直流转换器的器件可靠性问题。介绍了先进的级电源桥接电路，保证了深度亚微米MOSFETs器件的可靠运行，且在高输入和输出电压下运行时不暴露在高电压应力下的设计方法。
降低电源电压比例对电路性能影响的一个重要技术是调整阈值电压。本书讨论了在降低的阈值电压下，指数增加的阈下泄漏电流和恶化的短通道效应。描述了在降低栅极长度和阈值电压下，die-to-die之间的参数波动和die内参数变化导致的性能下降。多阈值电压CMOS电路通过选择性地降低沿速度-临界路径的阈值电压来降低阈下泄漏电流和提高性能。动态阈值电压缩放技术减少了标准静态阈值电压缩放的有害影响。本书还介绍了一种能同时提高动态电路速度和功率特性的变阈值电压CMOS电路技术。反向和正向体偏置（body-bias）技术都应用于多米诺骨牌逻辑电路，以增强对芯片上噪声的鲁棒性。描述了一种使用睡眠开关双阈值电压多米诺逻辑的电路技术，可显著节省阈下泄漏能量的能力。
由于电池技术的滞后、冷却成本的增加和产量的下降（由于设备、电路和系统级可靠性的下降），这本书的作者坚信，传统的以速度为中心的CMOS设计技术的道路正在迅速接近尾声。低功耗和可靠性的担忧将在设计层次的各个层次上占据主导地位，并标志着这条以速度为中心的道路的终结，这条道路在半导体行业已经走了40多年。与此同时，市场对更高性能集成电路的需求提供更广泛的应用，将随着人类社会的演变和日益增长的复杂性继续增长。低功耗、可靠的集成电路和系统设计将发展成为一个充满机遇、越来越令人兴奋的领域。本书中提出的概念可以被认为是更大讨论的前奏，讨论将纳米半导体技术的性能和功能提升到更高的水平，同时保持在功耗和可靠性的可管控范围内。
半导体工艺技术的扩展已经持续了40多年。工艺技术的进步是推动半导体行业发展的燃料。为了应对客户对以降低成本提高性能和功能的不断增长的需求，在过去的40年里，半导体行业每2到3年引入一次新一代的工艺技术。自1959年集成电路的发明以来，集成电路的性能和复杂性都有了巨大的增长。第一个单片集成电路（仙童半导体，1959）、第一个微处理器(Intel4004,1971)和新一代的微处理器（英特尔奔腾4,2002）的显微照片如图1所示。
工艺技术扩展减少了电路元件的延迟，提高了集成电路(IC)的工作频率。通过调整基本单元的特征尺寸来增加晶体电路上晶体管的密度和数量。通过在每个新的工艺技术中利用越来越多的可用晶体管，可以使用新的电路技术和微架构，进一步提高集成电路的性能，超过通过简单地缩放（或缩小）上一代工艺技术所能实现的水平。这些性能和功能增强的代价传统上是增加了设计的复杂性和功耗。电源的产生、分配和耗散现在是目前集成电路设计者面临的前沿问题。
历史上，在集成电路发展过程中使用的电路技术和架构遵循了两种不同的技术路径。对于一组技术来说，提高速度一直是设计工艺的核心。这类集成电路代表了性能频谱的高端。在这个高端领域，时钟频率和芯片die尺寸的增加以及耗电电路技术和微架构的广泛使用（投机执行水平的不断增加通常转化为能源的高效率有效利用）多年来使得芯片的功耗增加了许多倍。直到最近，高性能集成电路中的热量去除都是由廉价的封装解决方案、被动散热器和风扇来处理的。然而，随着ic的功耗远远上升到100W以上，将很快就需要更昂贵的封装和冷却解决方案，如液体冷却或冷却硬件。与功耗和散热相关的问题可能是导致高性能集成电路价格与性能比持续下降趋势的主要原因。
图1、IC技术演变的三个里程碑式IC的显微照片（die的尺寸不比例）。(a)第一个单片集成电路，仙童半导体（1959年）。(b)第一个微处理器，Intel4004（1971）。(c)随后在21世纪初推出的英特尔奔腾4微处理器（2002年）
发展集成电路另一个重要的原因是由于客户对小型化和便携性的需求。直到最近，便携式设备一直代表着性能频谱的低端，功率限制总是主导速度的要求。延长的电池寿命和降低的系统成本的限制推动了便携式设备的器件设计工艺，直到20世纪90年代。然而，自20世纪90年代以来，客户对更高性能（用于高速计算和数据传输）和便携式设备中更广泛的应用的强劲需求不断增长。如今，人们期望他们的便携式设备的计算能力几乎与桌面系统相同。虽然移动设备的性能继续按照一般半导体技术的趋势快速发展，但电池技术的发展速度相比要慢得多。在可充电电池技术发展到提供足够的微型化能量之前，标准的一次性碱性电池技术是流行的电力解决方案。频繁购买电池，加上携带更换电池的不便，增加了市场对可充电电池解决方案的需求。镍镉(Ni-Cd)化学（发明于1899年）在1980年代末成为便携式设备的电池供应。20世纪90年代中期，镍-镉被镍-金属氢化物(Ni-M-H)化学物质所取代。与镍镉电池相比，镍氢电池的能量密度是其的两倍，充电时间更快。锂离子（锂离子)电池(首次于90年代初引入）在过去十年末逐渐取代了Ni-M-H技术。与镍镉和镍锰-氢电池相比，锂离子具有更强的能量密度特性，是当今应用最广泛的电池技术。
供应商已经响应了市场对更大功能和更高处理速度的持续需求，同时继续减少便携式设备的物理尺寸和重量。因此，随着半导体技术的进步，电池需要提供更多的能量，同时占用更小的体积。如今，与锂离子技术相比，缺乏低成本、小体积、能量密度更高的轻型电池技术是便携式IC技术进一步进步的主要限制。
传统的高性能集成电路中的电路和架构，由于这些技术的耗电特性，不适用于那些为便携式系统设计的集成电路。另外，由于这些技术的典型低吞吐量特性，已经为便携式设备开发的电路和体系结构在高性能ic中并不有效。今天，IC行业正在经历市场高性能和便携性端需求的转变。功耗不再是高性能集成电路中的次要问题。同样，提高吞吐量与降低许多便携式设备中的功率、面积和重量一样重要。节能半导体器件、电路技术和微结构是必要的，以保持半导体行业在过去40年一直享受的扩张速度。
回顾起来，1947年晶体管的发明可以看作是迈向低功耗电子学的第一步。真空管的操作需要数百伏的阳极电压和几瓦的功率。相比之下，晶体管以更高的速度和显著更低的电源电压工作，并消耗更小数量级的电源功率。同样，20世纪50年代末集成电路的发明也可以看作是迈向低功耗微电子技术的第一步。与由离散设备组成的电路相比，集成电路消耗更少的功率，更低的重量，占用更小的体积，同时提供相同的功能，具有更高的性能和可靠性。下面的第1节回顾了这些影响IC技术发展的趋势。第2节概述了这本书的概述。
1、集成电路的演化历史
单片集成电路发明于1959年。与由离散器件组成的电路相比，实现某些ic功能的主要原因是为了降低了重量和尺寸，同时提高了可靠性和性能特性。在20世纪60年代，集成电路是一项昂贵的技术，将集成电路的使用限制在对重量、尺寸和可靠性都要求严格的特定军事应用中。戈登·摩尔在1965年注意到，也就是第一个IC诞生6年后，随着技术的发展和制造技术的成熟，IC的单位成本在稳步下降。摩尔认为，晶体管尺寸的缩小、制造产量的增加以及晶片和模具的更大尺寸将使ic越来越便宜、更强大、更丰富。正如摩尔在1965年所宣称的那样，“集成电路产品的未来就是电子产品本身的未来”。集成电路技术的进步使今天所经历的所谓的“信息时代”成为可能。图2提供了导致IC技术的发明和进步的一些关键事件的时间轴。
摩尔定律的一般形式如图3所示。随着在特定工艺技术生成（或工艺技术节点）时将更多部件添加到IC中，每个部件的相对制造成本降低（假设使用相同的半导体材料和相同的封装用于合并额外的部件）。然而，随着更多的组件被集成到同一个芯片die上，复杂性（在电路、物理设计和工艺水平上）增加，这降低了生产直通率。因此，在IC技术的发展过程中，每个IC的最佳组件数量可以使任何一代的总制造成本最小化。晶体管的单价随着器件尺寸的减小，缺陷密度的减小，晶圆和die尺寸的增大等而减小。
图2、半导体技术发展过程中的一些关键事件的时间轴
因此，使总制造成本最小化的最佳晶体管数量从一代技术到下一代技术不断增加，如图3所示。自20世纪60年代中期以来，可以集成到一块半导体材料上的晶体管总数增加了100万多倍，这证实了摩尔在1965年观察到的趋势。最初的观察已经成为指南针和引擎，在过去40年里为半导体行业设定了标准。
高性能微处理器目前代表了市场对增强性能和功能的集成电路需求的前言。与高性能微处理器相比，没有任何其它集成电路技术被采用了更积极的半导体工艺技术、电路和架构。高性能微处理器和高性能随机存取存储器(RAM)行业在历史上一直引领着半导体技术的进步，因此在半导体行业的任何其他部分之前都遇到了类似的技术发展难题。
图3、摩尔定律的一般形式
表1、高性能微处理器的技术发展趋势
塑造集成电路发展的主要力量是先进的制造技术，允许工艺技术进行扩展。晶体管和互连的特征尺寸不断扩大，增加了每一代新工艺技术的集成密度。英特尔微处理器晶体管的最小特征尺寸从1971年的10mm减少到2002年的0.13mm，如图4所示。集成电路发展背后的第二个主要发展是由于成熟的制造技术而减少缺陷密度，从而使更大的dies（单个集成电路ICs或芯片）经济。从1971年到1995年，die的面积以每年约14%的速度稳步增长，如图5所示。然而，从20世纪90年代中期开始，由于担心功耗增加、制造和封装成本飙升，进一步增加die的尺寸变得必要。由于晶体管的物理尺寸的减小和die面积的增加，在英特尔过去三十年领先微处理器的晶体管总数增加了240000倍，如图4所示。
在每一代新的工艺技术中，每个IC的晶体管数量的增加为提高电路性能和功能提供了更多的工具。随着晶体管的物理尺寸的缩放，传播延迟减小。与技术扩展相关的增强，加上电路和微体系结构的进步（如更深的流水线、超量调和无序执行），显著提高了ic的性能。如图6所示，自1971年推出第一个微处理器(Intel4004)以来，领先的英特尔微处理器的运行频率已经增加了超过28000倍。
理想的缩放（scaling）理论表明，通过相同的尺度因子λ，缩小所有的电压、电流和物理尺寸，增加所有的掺杂浓度，以保持器件内恒定的电场强度。然而，从历史上看，与物理尺寸相比，电压和电流的比例一直以更低的速度缩放（scaling）。
图4、每一代英特尔微处理器内最小工艺特征尺寸和晶体管总数的增加情况
图5、领先的英特尔微处理器的die的面积
图6、领先的英特尔微处理器的工作频率和电源电压
因此，设备内的字段显著增加。由于电压和电流的调整速度不如芯片物理尺寸的调整速度，一个重要的原因是增加电场对器件性能可能有有益的影响。电源电压缩放速度缓慢的一个同样重要的原因是，需要在难以控制的片上噪声环境中保持高噪声边际，以保持芯片性能的可靠性。
自第一款IC发明以来，根据工艺缩放技术中的电源电压的特性分为两个主要时代。前三代英特尔微处理器的电源电压为12V，如图6所示。从3mm工艺技术节点开始，电源电压降低到5V。IC电源电压保持在5V，直到上世纪90年代初0.8um工艺技术节点商业化（见图6）。在0.8um工艺技术节点，由于晶体管可靠性和功耗，电源电压缩放成为工艺技术缩放过程的重要组成部分。在这个时代（英特尔公司的情况直到1993年），供电电压扩展不一定是工艺技术扩展的一部分，被称为恒电压扩展时代。技术缩放时代（在英特尔的1993年之后），在此期间供电电压缩放发生在其他器件参数的缩放时期，被称为恒定场缩放时代。恒定场缩放产生于这样一个概念，即理想地选择一种新技术的电源电压来保持晶体管端子之间的电场维持恒定。在20世纪90年代末，需要减缓电力消耗的增长速率，这已成为供电电压缩放的一个日益重要的因素。今天，对降低功耗和提高器件可靠性的要求与电路速度一起决定了新一代芯片的电源电压的扩展（scaling）速率。
图7、领先的英特尔微处理器的最大功耗
工作频率和芯片die尺寸的增加（由于附加电路和新型微结构的晶体管数量增加）不仅提高了速度，而且增加了芯片的功耗。如图7所示，领先的英特尔微处理器的功耗在过去30年里一直在增加。前两代英特尔微处理器的技术是p沟道金属氧化物半导体(PMOS)。从Intel8080开始，n沟道金属氧化物半导体(NMOS)由于与PMOS晶体管相比，NMOS晶体管的速度和面积优势而成为首选的技术。然而，NMOS电路遭受了较高的静态直流功耗和较低的噪声裕量。到20世纪70年代末，NMOS技术的缩放变得越来越困难，因为NMOS电路的低噪声边缘不允许电源电压的缩放伴随着芯片特征尺寸的缩放。随着在高电源电压下以更高时钟频率工作的晶体管数量的增加，加上NMOS电路固有的静态直流功耗，为NMOS长达十年的主导地位奠定了基础。如图8所示，最新一代NMOS Intel微处理器(1978年商业化的i8086)的功率密度与厨房热板的功率密度相似。20世纪80年代初可用的封装和冷却技术相当有限，不允许会导致散热增加的进一步的技术进步。
互补金属氧化物半导体(CMOS)电路拓扑(1963年由Wanlass和Sah首次提出)在20世纪80年代早期被IC工业采用，由于与NMOS相比，CMOS的功耗更低，扩展特性增强。CMOS电路中较高的噪声裕量使得在90年代加速的供电电压缩放（scaling）成为可能，这提高了晶体管的可靠性和能源效率。从i286（1982年推出）开始，CMOS成为领先的英特尔微处理器的首选电路拓扑结构。从NMOS到CMOS的转变降低了英特尔微处理器的功耗和功率密度，分别如图7和8所示。
图8、领先的英特尔微处理器的功率密度变化趋势
然而，由于向CMOS的过渡，只为高性能微处理器的功耗减少提供了暂时的缓解。保持使用更高的时钟频率加上耗电电路和高度投机的架构，以提高性能，后（post）-NMOS时代(即CMOS和BiCMOS)的功耗和功率密度再次被推到更高的水平。分别如图7和8所示，自1985年引入第二代CMOS微处理器(i386)以来，领先的英特尔微处理器（第一代奔腾3除外）的功耗和功率密度一直在增加。如图8所示，目前的高性能微处理器的功率密度大大超过了厨房加热板的加热线圈的功率密度。控制芯片die的温度，以保持电路符合技术规范的正常运行。由于新一代工艺技术的功耗和功率密度不断增加，高性能集成电路的热管理变得越来越困难。在几代技术内，传统的冷却解决方案，如低成本散热器和气流风扇，将对芯片散热无效。如果目前功率水平的增长趋势继续下去，在不久的将来，IC将消耗数千瓦的电力。高性能微处理器的功率密度将超过典型火箭喷嘴中遇到的功率密度水平。集成电路目前还不存在可以处理超过核反应器或火箭喷嘴的功率密度低成本的冷却解决方案。正如许多设计师和研究人员所承认的那样，过度的功耗已经成为集成电路技术进一步发展的最大危险。动态开关功耗通常是CMOS IC中功率消耗的主要来源。然而，最近，泄漏功率已经成为高复杂度CMOS IC中总功耗的很大部分，如图9所示。理想情况下，MOS开关具有无限的输入阻抗。类似地，一个理想的截止晶体管具有无限大的漏源电阻。然而，在实际应用中，有源晶体管具有有限的输入阻抗，截止晶体管具有有限的沟道电阻，这些都将导致分别产生栅极氧化物和阈下泄漏电流。由于阈值电压和栅极介电层厚度的积极扩展，以提高器件速度，现代MOSFETs不再像，甚至远远不像，一个理想的开关。如图9所示，在不久的将来阈下和栅极氧化物泄漏电流将成为主要的电源消耗来源。
图9、泄漏电流对领先英特尔微处理器总功耗的贡献
另一个与半导体技术进步直接相关的重要挑战是保持扩展CMOS电路的可靠性。由于器件、互连尺寸和芯片上电压水平的扩展，CMOS IC的可靠性已经降低。随着集成电路技术的发展，CMOS电路的无错误操作变得越来越具有挑战性。CMOS IC对噪声变得更加敏感，而芯片上的噪声水平则随着新技术的每一代而继续上升。微处理器中的各种噪声源如图10所示。时钟配电网络作为周围电路和互连线路的噪声来源。片上时钟发生器向基底注入大量的噪声。类似地，一个单一的单片开关DC-DC转换器可以在微处理器的die上产生显著的噪声，如图10所示。
图10、微处理器中的各种噪声源
CMOS集成电路中的一个重要噪声源是互连耦合噪声。由于器件密度的增加，互联线路的物理上都更接近，如图11所示。随着技术的扩展，互连线路的电阻随着互连线路宽度的减小而增大。由于互连线路的电阻增加，互连延迟而不是栅延迟造成的CMOS延迟主导了当前CMOS电路的传播延迟特性，如图12所示。较高的互连电阻也增加了寄生功率耗散。为了限制互连线路增加的电阻，随着每一代新技术的产生，互连线路的高度比宽度以更小得多的速度缩放。因此，长宽比显著增加，从而增加了同一金属层上相邻互连线之间的耦合电容。同样，由于在CMOS制造工艺中增加更多金属层的垂直尺度趋势，金属层间耦合电容也有增加的趋势。静止线（受害线）由于耦合电容与附近线（攻击线）产生的噪声会导致错误的转换，降低速度，产生过多的功耗，并导致电路故障。
图11、工艺技术缩放对互连线路物理几何形状的影响
配电网络是深度尺度纳米CMOS集成电路中的另一个重要噪声源。加剧芯片上噪声问题的一个重要因素是目前现代集成电路对电流的需求日益增长。虽然集成电路的功耗继续增加，电源电压降低，如图6所示。因此，供电电流增加，如图13所示。对集成电路电流的需求增加，加上电源走线的尺寸增加，在配电网络中造成金属迁移和电压压降的问题。
图12、技术扩展对互连和栅极延迟的影响
图13、英特尔微处理器对电流需求的增加情况
电源噪声同时具有低频和高频分量。电源噪声的低频分量是由于印刷电路板上、封装电路内和片上电网上的电阻I*R下降。随着工艺技术的扩展（scaling），集成电路对电网中电压波动的容忍度通常会降低，而互连的电阻则会增加。因此，配电网络的电阻电压降已成为保持性能和可靠性日益重要的问题。或者，电源噪声的高频组件是由于印刷电路板平面、封装和电网的片上电感引起的。电流的slew rate通常会由于更高的操作频率以及每一代新技术对电流的需求而增长。由于配电网络的电感而引起的电流开关噪声(Ldi/dt)会影响电源电压，从而降低性能，并且可能会导致电路故障。
电源的产生、输送和耗散是IC技术进一步发展的主要限制。为了继续降低集成电路的单位成本，同时提高性能和功能，需要彻底改变过去三十年集成电路的设计方式。不惜一切代价提高更高的性能不再是一种选择。必须开发新的节能器件、电路、微结构和宏观架构，以降低下一代集成电路电力消耗的增长速率。
2、本书的大纲
在本书中描述了几种设计低功率和高性能集成电路的新技术。特别强调与高性能集成电路中电源和阈值电压的缩放（scaling）相关的问题。
对半导体行业面临的功耗相关问题的分析首先从确定功耗源开始。第2章描述了CMOS ic的主要功来源。具体来说，动态、短路、泄漏和静态直流电源组件被单独描述。
供电电压和阈值电压缩放（scaling）技术，旨在降低功耗，并提高器件的可靠性，而不降低性能，将在第3章中进行讨论。从能效的角度讨论了电源电压缩放（scaling）的重要性。随着电源电压的降低，由于晶体管电流的降低，IC的性能降低。具有多个电源电压的系统可以通过沿非临界延迟路径选择性地降低电源电压，同时降低功率。本章综述了多电源电压集成电路设计技术的动态和静态版本。减少电源电压缩放对电路性能影响的另一种替代技术是阈值电压缩放。在过去的十年中，阈值电压的扩展随着供应电压的缩放（scaling）而加速。然而，在阈值电压降低时，阈下泄漏电流增加。因此，当结合阈值电压降低时，增加泄漏功率，同时降低动态开关功率。多个阈值电压电路通过仅在速度临界路径上选择性地降低阈值电压来降低泄漏电流，同时提高性能。第三章回顾了动态阈值电压缩放（Vt）和多阈值电压CMOS电路技术。本章还讨论了多阈值电压电路技术的动态和静态版本。
阈值电压和器件尺度的一个重要问题是die之间性能波动和die内参数变化对CMOS IC的速度和功耗特性的显著影响。临界尺寸（栅极长度、栅极氧化物厚度和结损耗宽度）的die之间和die内波动随着技术的扩展而有效增加。此外，随着栅极长度和阈值电压都随着技术的扩展而降低，由于短沟道效应的增加，阈值电压对临界尺寸变化的敏感度变大。芯片工艺变化导致集成电路表现出不同的速度和功率特性。在深亚微米工艺技术中制造的CMOS电路的电气特性已经变得越来越具有概率性（不那么确定性）。满足目标时钟频率和最大功耗约束的个体die数量较低，这降低了产率。因此，制造深亚微米集成电路的成本增加，由于更大的工艺变化导致的低产率进一步加剧。第三章也说明了这些参数变化所带来的挑战。
由于系统级功率预算限制和电路可靠性问题，集成电路正常运行所需能量的产生和分配是重要的挑战。在高性能集成电路中，增加供电电流和降低供电电压会降低电能的生成和配电网的能源效率和电压质量。本文开发了高效的低压单片直流-直流转换和电压调节技术。在介绍这些细节之前第4章将介绍单片直流-直流转换技术，介绍直流-直流转换的基本背景和几种广泛使用的低压直流-直流转换器的回顾。
在单电源微处理器时代中，主电源通常是外部（非集成）降压（Buck）电源转换器。在典型的非集成开关直流-直流转换器中，大量能量通过非集成器件（滤波器电感、滤波器电容、功率晶体管和脉宽调制（PWM））电路之间的寄生阻抗耗散。此外，离散直流-直流转换器的器件通常是采用寄生阻抗特性较差的旧技术中制造的。将DC-DC转换器集成到微处理器上，可以可能降低减少DC-DC转换器和微处理器之间（和内部）互联时的寄生损耗。通过利用先进的具有较低寄生阻抗的深亚微米制造技术，可以实现额外的节能。因此，单片直流-直流转换器的效率可以高于非集成的直流-直流转换器。第五章对片上Buck电源转换器进行了分析。描述了一种降压转换器的寄生阻抗的模型。利用该模型，确定了一种支持将有源和无源器件集成在同一die上的设计空间的目标技术。证明了一种与双电源电压微处理器相同的集成电感的单片、高效、高频开关直流-直流处理器是可行的。
在第5章中提出的模型提供了一个全电压摆幅直流-直流转换器的寄生损失的准确模型表示（与模拟相比，误差小于2.4%）。高开关频率是实现高效直流-直流转换器完全集成的关键设计参数。在这些高开关频率下，在功率MOSFETs和栅极驱动器中耗散的能量主导了直流-直流转换器的总损耗。因此，通过应用多种MOSFET功率降低技术，可以提高其效率。第6章描述了一种低摆幅的MOSFET栅极驱动技术，它提高了DC-DC转换器的效率。并提出了一种先进的低百福电路优化电路模型。栅极电压和晶体管尺寸作为独立参数。使效率最大化的功率MOSFET的最佳栅极电压摆幅被显示为低于标准的全电压摆幅。降低功率MOSFET栅极驱动器的输入和输出电压摆幅可以有效地提高直流-直流转换器的效率特性。
由于电路板上的高压功率传输和单片直流-直流转换的优点，下一代低压和高功率微处理器可能需要高输入电压、大的降压（Buck）直流-直流转换器单独集成到同一die上。然而，由于MOSFET的可靠性问题，标准非隔离开关直流-直流转换器电路的电压转换比受到限制。如果DC-DC转换器与微处理器集成到同一die上(用低压纳米CMOS技术制造)，则进一步降低可应用于标准DC-DC直流转换器电路的输入电压范围低。因此，一种标准的非隔离开关直流-直流转换器拓扑，如第5章和第6章中讨论的降压转换器电路，不适用于在未来的高性能集成电路中提供高电压转换比。第七章介绍了可用于提供高压转换比的单片直流-直流转换器的三个级联电源桥接电路。电路确保DC-DC中所有MOSFET端子之间的电压转换器保持在可用的低压CMOS技术所施加的范围内。
在具有多个电源电压的集成电路中，在不同电压水平下工作的区域之间的信号传输需要专门的电压接口电路。另一种需要电压电平转换的低功率电路技术是低摆幅互连信令。在每一代新的IC中，由于晶体管数量和die尺寸变大，互连的相对数量增加。在许多最近的系统中，这些互联线路的充电和放电可能需要芯片上总功耗的50%以上。在某些可编程逻辑设备中，超过90%的总功耗是由于互连线引起的。降低互连器上的信号电压摆幅可显著降低功耗。在低摆幅互连结构中，电压电平转换器被放置在低摆幅互连的驱动端和接收端，以改变电压电平。第8章介绍了一种双向CMOS电压接口电路，它在高速下驱动高电容负载，同时不消耗静态直流功率。本章将该电压接口电路的传播延迟、功耗和功率效率特性与文献中描述的其他接口电路进行了比较。电压接口电路提供了显著的功率节约和更低的传播延迟。
与静态CMOS电路相比，动态CMOS电路具有优越的速度和面积特性，多米诺（Domino）逻辑电路技术在高性能微处理器中得到了广泛的应用。多米诺逻辑电路的高速运行主要是由于动态电路的开关阈值电压较低。然而，开关阈值电压的特性使得多米诺逻辑电路对噪声高度敏感。随着技术的缩放（scaling）和工作频率的提高，芯片上的噪声变得越来越严重。此外，多米诺逻辑电路的噪声灵敏度随着技术规模的提高而提高。因此，多米诺逻辑电路的无错误操作已成为一个主要的设计挑战。第9章提出了一种同时降压增强多米诺逻辑电路的可变阈值电压保持电路技术。在电路操作过程中动态修改保持器晶体管的阈值电压，以在不牺牲抗噪声影响性能的情况下降低静态电流。与标准的多米诺骨牌逻辑电路相比，可变阈值电压保持器电路技术可以将电路评估速度提高到高达60%，同时降低了35%的功耗。与标准多米诺电路相比，可以在保持延迟或功率特性的同时，该技术可以在尺寸增加的情况下降低静态电流。与标准的多米诺逻辑电路技术相比，在相同的延迟、功率或功率延迟产品条件下，多米诺逻辑电路技术分别提供了14.1%、8.9%或11.9%的噪声抵抗率。本章还描述了与具有相同保持器尺寸的标准多米诺骨牌电路相比，正向体偏置（biasing）保持器晶体管以提高器件的抗噪能力。结果表明，通过应用正向和反向体偏置电路技术，均提高了多米诺逻辑电路的抗噪性和评估速度。
多米诺逻辑电路的阈下泄漏电流可以随着动态节点和输出节点的电压状态而显著变化。第10章对标准低阈值电压和双阈值电压多米诺逻辑电路的阈下泄漏电流特性进行了定量回顾。根据动态节点是否充放电，确定存在不同的阈下泄漏电流传导路径。一个放电的动态节点更有利于减少双阈值电压电路中的泄漏电流。或者，对于具有堆叠下拉器件的标准低阈值电压多米诺逻辑电路中的低阈下泄漏电流，首选充电的动态节点。第10章还评价了双阈值电压CMOS技术对多米诺逻辑电路抗噪特性的影响。
第11章提出了一种利用多米诺逻辑电路阈下泄漏电流特性的动态节点电压依赖性不对称性的电路技术。睡眠开关晶体管用于将空闲的双阈值电压多米诺逻辑电路置于低阈下泄漏状态。该电路技术通过增强关闭双阈值电压CMOS技术的有效性，降低所有高阈值电压晶体管来降低阈下泄漏电流。与标准低阈值电压和双阈值电压多米诺逻辑电路相比，睡眠开关电路技术显著降低了阈下泄漏能量。多米诺骨牌加法器在一个时钟周期内进入并离开低泄漏睡眠模式。这种电路技术的能量开销很低，通过在短空闲期间提供总功耗来激活睡眠方案是合理的。
第12章总结了本书的主题和思想。它强调，作为传统的以速度为中心的设计方法的终结，低功耗和可靠性问题将在设计层次结构的所有层次上占据主导地位。同时本章重新讨论了低功耗、可靠的集成电路和系统设计的一些机会。
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