IC产业结构演变

从1960年到1967年，生产和应用IC的厂商都是电子系统制造商（如TI、Fairchild、HP等）。 当时，集成电路制造还没有真正形成一个独立的行业。 系统制造商不仅为自己的内部配套器件生产IC，还向IC市场提供部分产品，并从IC市场采购部分产品。

Intel和AMD分别于1968年和1969年相继成立。 他们开创了全球IC产业的新纪元。 他们不是电子系统公司，而是仅提供通用 IC 产品（既不制造系统也不从市场采购 IC 产品）的先锋。 那些用自己的生产线进行设计、加工、封装和测试，然后自己销售最终芯片的IC制造商称为集成器件制造商（IDM）。 到1990年，IDM的销售额约占世界IC市场的80%。

由于IC的集成度仍处于小规模集成（SSI）和中规模集成（MSI）时期，IC封装的技术含量低于工艺和设计，封装设备的投资也较低，低于工艺设备的投资。 从效率和效益的角度出发，一些IC系统制造商开始将封装、测试等后加工工作等外包，或者将从事IC封装测试的工厂转移到发展中国家。 1961年，仙童半导体在中国香港投资设立IC封装厂。 到 1978 年，美国制造的 IC 80% 已运往海外进行封装。

由于计算机技术的进步和普及，IC的设计已从原来的手工设计方式进入计算机辅助设计（CAD）阶段。 CAD工具的出现极大地提高了IC设计的效率和成功率，也为快速匹配市场需求提供了初步能力。 20世纪70年代，以CV（Computer Vision）、Applicant、ECAD、Daisy、Valid为代表的一批EDA工具厂商相继涌现。 Mentor 和 Cadence 分别成立于 1981 年和 1983 年。 提供 IC 设计解决方案的 CAD 工具的公司后来被称为 EDA 工具或 EDA公司。

英特尔于1983年推出了386微处理器，其高层管理人员发现，386芯片的总投资成本为1亿美元，而286芯片的总投资成本为5000万美元。 换句话说，“IC设计增加的价值已经超过了IC制造创造的价值”。 因此，当其他人意识到这一点时，IC设计与IDM的分离就成为了自然的必然。

1983年以来，诞生了Altera、Syntek、Cirrus Logic、Xilinx、Qualcomm、ATI等许多新企业。 这些IC设计公司没有IC生产线，在IC行业被称为无晶圆厂。 此外，不生产任何 IC 产品的 IP 供应商被称为无芯片公司。 ARM（Advanced RISC Machines）成立于 1990 年，是第一家 IP 提供商。 ARM6 是第一个嵌入式 RISC 内核，于 1991 年推出。

据IC Insights统计数据显示，2020年排名前10位的IDM企业销售总额为2574亿美元。 这些IDM企业仍然主导着IC市场。 无晶圆厂企业和代工企业的总销售额分别为1279亿美元和820亿美元。 全球IC产业演进阶段如图1所示。 从公司总部所在地来看，图2显示了全球IC市场的总份额，以及IDM和Fabless公司的IC销售市场份额。 纯代工厂商不包含在该数据中。 到2021年，全球IDM、无晶圆厂公司的市场份额以及IC总销量仍由美国公司主导。 自1990年以来，日本企业和欧洲企业的市场份额逐渐下降至仅6%。

图1，全球IC产业的演进

图2，2021年全球IC公司按总部所在地划分的市场份额

目前，到2021年，中国企业（不包括晶圆代工厂）仅占全球IC市场份额的4％。此外，美国半导体行业协会（SIA）也预测，2022年中国企业（包括IC）的市场份额 设计企业、IDM、代工厂、测试封装厂）在全球半导体市场的份额将从2020年的9%增长到2024年的17%，而韩国企业的市场份额在未来3年将保持在20%左右。 从IC需求来看，中国正计划提高自己的半导体产量，以实现更加自力更生，并在2035年提高中国企业的全球市场份额。

1987年1月，台积电成立。 该公司开创了一种新的IC生产模式，专注于IC制造服务。 由于该公司没有自己的产品，仅提供晶圆代工服务，因此也被称为“晶圆代工厂”。

后摩尔时代IC科技展望

后摩尔时代，IC科技将向四个方向发展。 第一个是“更多摩尔”，即传统CMOS将转向非传统CMOS。 器件的工艺节点将继续缩小，并采用薄栅、多栅、全环栅等非常规器件结构。 第二个是“超越摩尔”； 将不同工艺和应用的器件/组件，如数字电路、模拟器件、射频器件、无源器件、高压器件、功率器件、传感器、MEMS/NEMS、生物芯片等通过封装工艺集成在一起，然后与非传统CMOS器件形成SoC或SiP等新型微纳米系统。 第三个是“超越摩尔（或超越CMOS）”，即IC的基本单元是由自下而上工艺形成的量子器件、自旋器件、磁通器件、碳纳米管或纳米线器件。 第四个是“Much Moore”。 随着微纳电子学、物理学、数学、化学、生物学、计算机技术的高度重叠和融合，新形成的发现将创造许多新的科学技术突破。 这样就有可能创建新的信息技术及其产业，如图3所示。

图3，微纳米电子学的发展前景

后摩尔时代电路系统的主要特点是性能功耗比。 英特尔首席执行官保罗·欧德宁 (Paul Otellini) 在 2005 年提出了“每瓦性能比”的概念。他强调，“他们正在努力满足更广泛的用户需求。 目前最重要的不仅仅是性能，还有每瓦功耗性能。” 王阳元院士在《绿色微纳电子》一书中指出，未来集成电路产业和科技发展的驱动力是降低功耗。 技术工艺节点不再仅仅通过减小关键尺寸来提高集成度，而是以提高器件、电路和系统的性能/功耗比为标准。

新结构器件包括超薄体（UTB）绝缘体上硅（SOI）MOS器件、FinFET、FD-SOI器件、平面双栅、垂直双栅、三栅、Ω栅、全栅 纳米电子器件包括碳纳米管（CNT）器件、纳米线（NW）器件、量子器件、单电子器件、自旋器件、谐振隧道器件等。 石墨烯器件也是正在研究的碳基器件之一。 目前，存储器件的研究正朝着无电荷存储器件的方向发展。 主要研发热点集中在铁电随机存储器（FeRAM）、磁阻随机存储器（MRAM）、相变存储器（PCM）、金属氧化物基阻变存储器（RRAM）、聚合物RRAM、聚合物FeRAM 、碳纳米管（CNT）存储器、分子存储器件等。

图4，微纳电子器件发展路线图

ITRS 2012年发布的微纳电子器件发展路线图如图4所示。 图4中的问号表示预测结果。 目前，IC制造的技术节点已分别在2014年和2017年达到14纳米和10纳米。 此外，7纳米技术和5纳米技术分别于2019年和2020年投入生产。 3纳米技术也将于2022年启动，2纳米技术将于2024-2025年准备就绪。

在新器件设计方面，主要研究方向为低功耗设计技术、系统级设计技术、新型通用处理器平台技术。 在制造工艺方面，主要研究方向为EUV光刻、计算光刻、多电子束直写、纳米压印光刻（NIL）。

封装技术的发展方向是多功能集成系统级封装（SiP）。 主要技术方向是3D封装，包括封装堆叠、芯片堆叠、TSV技术、硅基板技术。 主要应用领域包括人工智能（AI）大脑、深度神经网络（DNN）处理器、复合生物信号处理器、量子通信技术、全息眼镜、辅助驾驶、大规模分布式电子商务处理平台、工控安全平台、 ETC等。

摩尔定律背后的驱动力及其对技术的影响

作为时间函数的技术进步速度取决于超大规模集成 (VLSI) 集成电路 (IC) 中的组件数量及其总计算能力大约每 18-24 个月翻一番（Moore 1965） ；哈奇森 2009）。 这种现象被称为摩尔定律，是仙童半导体和英特尔联合创始人戈登·摩尔 (Moore 1965) 在 1965 年的一篇论文中预测的。 摩尔预测，在接下来的十年（从 1965 年开始），集成到 IC 中的元件数量每年将增加两倍，十年后（1975 年期间），将预测调整为集成元件每两年翻一番。 直到最近十年（五年后），这种情况一直存在，只是最近才因几个因素而出现偏差，主要是物理限制（原子级别）和计算习惯的变化（例如多核和开放硬件系统）。

2009 年，IBM 院士卡尔·安德森 (Carl Anderson) 指出半导体技术日趋成熟和指数增长放缓的趋势，类似于之前的铁路、汽车工业和航空业。 摩尔定律与基于 Dennard (1974) 工作的标度定律相关，称为 Dennard 标度。 登纳德缩放与互补金属氧化物半导体 (CMOS) 晶体管中的功率缩放特别相关。 本质上，登纳德缩放定律指出，如果技术的特征尺寸（节点）缩小（通常是通过减小栅极长度），则设定区域的整体 IC 功耗（因此功率密度）保持不变。 Dennard (1974) 提供了电路性能的缩放结果，这些结果已经过调整并显示在表 1中。

表1，电路性能的缩放结果

然而，这一假设自大约 2005 年（Dennard (1974) 提出的工作大约 30 年后）开始偏离轨道，当时 90/65 nm 栅极长度主要由英特尔、台积电、GlobalFoundries、三星和 IBM，漏电流和热失控变得更大，导致较小技术节点（45、32、22 和 14 nm）的功耗增加。 由于工作频率的增加在很大程度上是增量的（将 1998 年的英特尔奔腾 II 的 300 MHz 与 2000 年的英特尔奔腾 4 的 1.5 GHz 进行比较，再与当前一代进行比较，2016 年英特尔处理器的平均工作频率约为 3 GHz ）并且晶体管数量在此期间迅速增加，关注晶体管的缩放本质上是为了

• 实现更高的单位面积性能

• 通过使用体积较小的组件来降低功耗

• 通过降低每个晶体管的成本来降低制造成本

考虑到技术在我们日常生活中的重要性以及摩尔定律在指导每个技术节点发展方面的重要性，任何阻碍摩尔定律延续的障碍都会引起电子行业的高度关注也就不足为奇了。 后续章节将进一步详细介绍摩尔定律的障碍以及半导体行业为克服这些限制以及破坏摩尔定律的威胁而采取的策略。

技术和经济因素使摩尔定律从 1965 年诞生以来一直发展到为现代技术奠定了基础。 考虑到影响摩尔定律的所有因素以及决定其未来技术寿命的所有因素可以看出摩尔定律的局限性并不一定取决于经济萎缩或缺乏创新，而是由于将电子元件缩放到超出普通电子和工程原理的水平的物理限制，接近物理学的极限。

半导体加工成本昂贵。 处于技术创新前沿的代工厂正在付出代价，将技术扩展至极限，但不一定能获得经济回报。 已经确定了几种将在不久的将来推动摩尔定律的技术； 然而，这些技术只能在物理限制允许的范围内发挥作用。 旨在长期维持摩尔定律的下一代技术正在研究和开发中。

半导体尺寸缩放的经济学

现代摩尔定律及其经济效益的核心是对半导体微缩的不同思考方式。 摩尔定律所遵循的历史路径变得越来越难以实现。 思维的改变涉及考虑硬件和软件协同设计元素，这些元素在节点尺寸改进或晶圆直径变化的每次迭代中相互补充。 这些变化部分归因于两个主要因素：

• 当今升级半导体制造设施的价格。

• 亚10 纳米技术节点达到物理限制，尤其是在光刻技术中。

许多代工厂和半导体晶圆制造商必须改变他们的方法，以便对供应链上的所有各方都变得更加可行。 从晶圆生产到集成电路 (IC) 设计，生产 10 纳米以下芯片的绝对成本正成为一个关键因素； 相关各方意识到了这一点，并开始根据需求、供应和影响 IC 产量的其他经济因素相互合作。 例如，Advanced RISC Machines (ARM) 最近（2016 年底）宣布正在与台积电 (TSMC) 合作制造下一代 7 纳米芯片。

ARM 与台积电共享其 7 纳米设计的知识产权，使台积电能够为即将推出的产品准备和配置其代工厂。 ARM副总裁表示，7纳米芯片预计将于2018年开始生产，与16纳米工艺相比，速度和功耗预计将提高15%至20%。 这显示了设计公司和半导体制造商如何共同努力为下一代产品做准备，这是一种相对较新的现象，而不是设计人员只能按原样使用代工服务，这最终会减慢进度。 与传统计算相比，当前这一代应用仍处于起步阶段，包括虚拟现实和机器学习，这些应用对芯片的性能要求更高； 这是摩尔定律不可避免的驱动力。 本章旨在强调从两个主要方面改进半导体工程的经济视角：

• 技术节点减少以及与之相关的挑战。

• 晶圆直径随着随之而来的挑战而增加。

技术节点尺寸的减小可以说是当前和未来芯片实现摩尔定律的主要驱动力，但企业采用更大直径的晶圆是提高产量和管理总体加工成本的合理论点。

考虑到技术在我们日常生活中的重要性以及摩尔定律对指导每个技术节点发展的重要性，任何阻碍摩尔定律延续的障碍都会引起电子行业的高度关注也就不足为奇了。 后续章节将进一步详细介绍摩尔定律的障碍，以及半导体行业为克服这些限制和破坏摩尔定律的威胁而采取的策略。

随着技术需求不断突破半导体可制造性的界限，需要对半导体制造工艺进行持续的研究和开发（R&D）。 尽管随着技术进步的需求而提高的元件密度降低了最终消费者的价格，但半导体制造技术的持续研发成本实际上仍在持续上升。 随着时间的推移，半导体制造开发成本不断增加的趋势呈指数级增长。 这一特性有时被称为摩尔第二定律或洛克定律。

本质上决定制造成本的两个主要因素是工艺复杂性和产能。 工艺复杂性主要是研发的结果，旨在确定制造工艺复杂性和制造成本之间的权衡。 然而，研发对于半导体制造商来说总体来说也需要付出高昂的代价。 半导体制造技术涉及的研发通常涉及晶圆处理、生产工艺流程和产量最大化等方面。 由于整个制造流程的范围，它可能由多达 700 个单一流程组成，生产时间长达三个月。 尽管某些半导体工艺的良率接近 100%，但并非所有制造工艺都是如此。 生产良率低主要是由于硅片在制造过程中遇到杂质造成的。 这主要是由两种可能情况之一引起的：不均匀的晶圆制造工艺，或不清洁的制造环境。

为了确保最终产品的高质量和高可靠性，需要进行广泛的质量测试。 如果管理和优化不当，测试成本可能与实际制造成本相匹配。 这主要是由于完成测试所需的实际时间，因为完成测试所需的时间将延迟最终产品在行业中的发布。 这里涉及的另一个因素是设备的复杂性。 由于测试设备必须高度自动化和优化，因此该测试设备可能会产生额外成本。 在进行 IC 制造工艺成本分析时，设计和开发成本也是需要考虑的重要因素。 可制造性设计 (DfM) 的概念在新产品的设计和开发中尤为重要，因为从新产品开发一开始就应用 DfM 原则可以节省大量设计、工艺和生产成本。 设计。

因此，半导体微缩的经济性取决于许多外部和内部因素，升级和改进合格工艺的决定因素不一定是一个简单的决定。 本章重点介绍了这些因素，并简要介绍了半导体进步中涉及的最关键且通常最昂贵的交易。

光刻技术对摩尔定律的重要性

摩尔定律仍然是光刻技术进步的关键驱动力，以缩小半导体特征的尺寸。 光刻技术（photo-lithography，从拉丁语翻译为光石书写）是一种图案化技术，可以在晶圆上制造复杂的集成电路。 光的波长决定了工艺的特征尺寸限制，并且随着特征尺寸的减小，还需要更小的光波长来以高分辨率对这些几何形状进行图案化。 在 2000 年代初，使用步进重复技术和 248 nm 波长照射的 180 nm 光学光刻技术已成为常规技术。 最近开发的 45 nm 和 32 nm 工艺技术节点通常使用 193 nm 的光学光刻技术。 这些辐射波长正在迅速变得与特征尺寸相当，这给半导体制造商带来了新的挑战。 半导体制造中的光刻工艺步骤对每个晶圆重复多次，大致可分为十个步骤。 每个步骤对于确保后续步骤的准确性和兼容性至关重要，并且随着特征尺寸的减小，可接受的公差变得更小。 这十个工艺步骤按顺序列出，如下：

• 表面准备，通常通过表面蚀刻，在进一步处理之前去除晶圆表面不需要的有机氧化物和缺陷。

• 在晶圆表面涂上光致抗蚀剂（旋转铸造）。

• 预烘烤或软烘烤晶圆以去除光刻胶中的水分。

• 光掩模的对准。

• 来自特定波长光源的紫外线照射。

• 光致抗蚀剂的开发。

• 对晶圆进行后烘烤或硬烘烤。

• 使用光致抗蚀剂作为掩模膜处理晶圆。

• 蚀刻掉晶圆上的顶层。

• 后处理，包括晶圆的清洁和检查。

在半导体制造中，光刻在缩小特征尺寸方面发挥着重要作用，并且可以说是决定摩尔定律未来寿命的最重要的工艺步骤。 减小特征尺寸需要更短的波长辐射。 较短的波长意味着更大的焦深，以及几何形状临界尺寸（CD）的减小。 缩短这些工艺过程的光波长的进展相对缓慢，并且可以说威胁到摩尔定律的延续。 在文献中，术语photolithography（光刻）、光学光刻（optical lithography）和lithography(光刻）可以互换使用。 这三个术语均指通过光敏抗蚀剂（光致抗蚀剂）上的紫外线曝光将几何形状从掩模转移到半导体晶圆的过程； 本章也对此进行了更详细的描述。

在过去四十年中，光刻波长已从汽化汞 (Hg) 电弧气体放电灯产生的 436 nm、405 nm 蓝色光谱区和 365 nm 近紫外光降低到由汽化汞 (Hg) 电弧气体放电灯产生的深紫外光 (248 nm)。 受激二聚体（准分子）氟化氪 (KrF) 激光器，也称为激基复合激光器。 氟化氩 (ArF) 光源发射波长为 193 nm 的光，通常用于现代 45 nm 和 32 nm 的IC制造工艺技术中。 随着特征尺寸和特征节距分别继续缩小到 20 nm 和 40 nm 以下，财务投资的压力和技术挑战迫使 FAB厂商从使用 193 nm 波长的多重图案光刻转向 EUV。 在这种低波长光谱内开发强大、可靠且稳定、每年 365 天 24 小时运行的光源是一项巨大的挑战，其进展受到高成本和可靠性问题的阻碍。

根据引起光敏材料（光刻胶）化学性质变化的机制，半导体制造中的光刻曝光源基本上分为三类。 定义每个类别的三个主要机制是：

• 光子：由白光、汞弧气灯、准分子激光器和X 射线等光源产生。

• 电子：通过聚焦电子束产生的直写技术。

• 带电离子：也是一种通过聚焦离子的直写技术。

光子发生（汞弧气灯属于其分类）最常用于半导体行业的技术； 对于 180 nm 节点以下的半导体几何形状，它已被准分子激光器所取代。 光刻系统中影响其性能和局限性的光学元件包括相移掩模的实践，光致抗蚀剂的化学、光学和质量属性，以及光学器件的特性——所有这些都导致了开发低波长大功率光源的复杂性和成本。 Kapoor 和 Adner根据半导体光刻技术首次被采用为行业标准的年份以及每种技术可以实现的初始特征尺寸分辨率，对半导体光刻技术进行了总结。 Kapoor 和 Adner 提出的总结经过改编并列于下表中。

第一种光刻技术出现在 20 世纪 60 年代，涉及接触光刻，这是一种光掩模与晶圆上的光刻胶形成硬接触的技术。 使用该技术可获得的初始分辨率为 7 µm (7000 nm)，尽管多年来的改进已显著降低了该分辨率。 （上面的表格中列出的大多数技术通常都是如此；因此，该表中仅记录了可获得的初始分辨率。）接触光刻及其局限性通过邻近光刻技术得到了改进。 20 世纪 70 年代初首次使用该技术时记录了 3 µm (3000 nm) 的分辨率。 邻近光刻通过减少硬接触期间光掩模上引入的缺陷来改进接触光刻。 尽管以复杂的光学器件为代价，但进一步的改进是通过投影光刻将缩小的光会聚到晶圆上来实现的，这一过程是在邻近光刻工业化后不久开始的。 各个学科的改进确保了光刻技术的增强保持不变，最近在商用组件中引入了基于 12 nm FinFET 的处理器。

通过 EUV 实现 5 nm 节点的发展似乎可以确保不久的将来摩尔定律的有效性，EUV 技术在 2018 年用于大批量 IC 制造。 这一关键工具有望抵消摩尔定律的减速，并导致三星和英特尔等行业领导者投资数十亿美元。 台湾芯片制造公司台积电在 2020 年开始使用 EUV 作为行业标准。当前的 193 nm 波长光刻技术已达到极限，因为每层使用多个图案化步骤，并需要使用浸没式光刻技术，这增加了复杂性、时间、成本和可靠性问题 。 多重图案化光刻将每个光掩模分成多个单独的掩模，代表光刻图案化过程中的中间步骤。 某些多重图案化工艺技术可能会引入掩模移位和潜在的未对准问题，从而导致 x 和 y 方向上的间距变化，从而导致工艺批次的波动。

转向 EUV 将带来缓解并再次减少半导体制造的工艺步骤数量。 英特尔于 2011 年投资 40 亿美元的 ASML 公司最近宣布，它已经克服了 EUV 波长光源的最大挑战——光源强度不足。 低强度光增加了曝光光刻胶所需的时间，从而降低了晶圆生产的吞吐量，这一限制显着降低了制造商的盈利能力。 ASML 投入研发以更好地了解 EUV 光刻所涉及的材料，并结合等离子体和激光物理的进步来提高这些光源的亮度。 根据Bourzac（2016）的研究，光源功率从2015年的40瓦增加到2016年的200瓦，制造能力从每天400片晶圆增加到每天800片晶圆。 行业现状约为每天 3000 片晶圆，不过随着处理更复杂晶圆所需的更多图案化步骤，这一制造能力将不可避免地减少。

1968年，英特尔成立时，其芯片制造工厂建成，一台设备的成本约为12,000美元（Moore 1995）。 目前，分辨率低于 16 nm、数值孔径为 0.33 的光刻步进机的成本约为 9000 万美元。

2004 年，人们经常讨论 EUV 在推动半导体制造（特别是光刻技术）发展势头方面所发挥的作用。 EUV 仍然存在广泛的不确定性，完善该技术所需的研发仍然未知。 EUV 有望缓解印刷下一代芯片所需的线条、空间和触点尺寸不断减小的挑战，并确保在不久的将来实现数十亿美元的行业增长。 困境在于功率极高的光源产生的输出功率太低、结果不可靠以及晶圆产量低。 方便的是，一种被称为浸没式光刻的新技术被全球铸造厂采用。

早在 2004 年，浸没式技术据说就通过在光学系统的投影透镜和硅片的两侧添加一层小水膜来实现其延长寿命的魔法。 沉浸式技术还拥有创纪录的开发时间短，在两年内就实现了大多数突破性技术在几十年的发展中所取得的成就。 该技术的开发人员估计，浸没式技术到 2007 年就实现 65 nm 的线宽，到 2009 年达到了 45 nm。这些预测是准确的，现代 IC 正在使用多种光刻技术生产，其特征尺寸为 12 nm，包括浸没式光刻、多重图案化和 相移掩模。 然而，193 nm 光源的局限性开始带来挑战，需要新技术来取代 193 nm 波长。 主要问题是波长短于 193 nm 的光会被非晶二氧化硅透镜吸收，而不是透过，从而导致光源强度的降低。

到 2016 年，GlobalFoundries 的 Fab 8 等代工厂成本超过 120 亿美元，并且尚未转向使用 13.5 nm 光源的 EUV 光刻技术。 EUV 光无法在空气中传播，也无法通过透镜或传统镜面聚焦。 产生 13.5 nm 的光源仍然面临许多挑战，并且需要大量的研发资本投资。 在过去的十年中，摩尔定律主要是由 193 nm 光产生和传输的增强所驱动。 然而，13.5 nm EUV 技术似乎正在接近尖端微处理器和内存的大批量商业生产状态。 2017 年，IBM 和台积电等公司在受控环境下使用 EUV 光刻技术生产了 7 纳米和 5 纳米晶体管。 使用 EUV 的大批量生产设施有可能在未来五年内实现。 尽管预计首批使用 EUV 光刻技术的晶圆代工厂的收入会下降，但其寿命和未来的成功仍然基于摩尔定律的前提。

光刻增强功能

在半导体制造行业，将图案从光掩模转移到薄层或晶圆上几乎完全使用光刻技术来完成。 严重的光学邻近效应和孤立线的小自由度对使用 248 nm 和 193 nm 扫描仪应用于 100 nm 及以下技术节点的亚波长光刻提出了挑战。 DOF 标准通常仅适用于成像设备的分辨率边界或限制处的特征，因此瑞利方程不足以解决数值孔径和 λ 对 DOF 的影响。 鉴于这些工艺的计算要求很高，光源和掩模优化已被建议用来延长典型 248 nm 和 193 nm 的光刻生命周期。

分辨率增强技术（RET）将恒定波长下的光刻技术推向极限，而无需改变或改进物理光源，包括相关的波长。 光刻工艺的品质因数是其分辨率，即可以在保持高可靠性的同时转移到晶圆上的最小特征尺寸； 连续掩模对齐的精度； 吞吐量，通过每小时可以处理的样品（晶圆）数量来衡量效率。 光刻是最昂贵的制造工艺步骤，占总加工成本高达 35%。 其余成本细分为多层材料和蚀刻（25%）、清洁和剥离（20%）、熔炉和注入（15%）以及计量（10%）。

光刻设备的采购极其昂贵，有多种技术可以降低购买新一代设备的成本。 增加晶圆产量和提高分辨率是最常用的技术之一，可收回部分光刻成本。 光掩模的问题还包括制造它们的成本和时间（通常由较小的代工厂外包）、它们在处理过程中引入的污染、掩模的处理、对齐多个工艺步骤掩模的难度以及出现缺陷的可能性等。

随着摩尔定律发展到可实现的更小的工艺节点，出现了新的物理效应，而这些效应在历史上由于对工艺良率的影响微不足道而被忽视，但现在变得越来越普遍。 需要对老一代设备进行额外修改，以减轻较小工艺节点技术带来的物理缺陷。 本质上，这些修改分为两类：畸变校正和标线增强。 畸变校正可补偿制造工艺步骤（例如光刻、蚀刻或沉积）中固有的变化。 掩模版增强是通过相移掩模和多重图案化等技术来提高工艺的可制造性或分辨率的改变。 这些技术是各种 RET 的一部分，本章进行回顾。 此外，本章还回顾了光学邻近校正（OPC），这是一种光刻改进程序，用于补偿由于工艺缺陷或衍射造成的图像错误。 本质上，RET 旨在优化光刻以减少系统的 CD，理想情况下是通过保持 NA、λ 和源等参数的恒定来实现的。

工艺层面上的各种光刻增强技术以及下一代光刻技术这些技术将实现光刻技术的特征尺寸和分辨率的增强，以确保摩尔定律的长久存在。光刻分辨率增强技术，例如包括浸没式光刻、EUVL 和 EBL。 这些技术提供了当前和未来一代技术所能实现的最大程度的光刻改进。 每一种都有其潜在驱动因素、需要对其优点、缺点和局限性进行了评估。 目前先进的光刻技术这些技术改进了当前一代光刻设备并以最低的成本提供改进。 图案化处理技术包括间距分割多重曝光图案化、SIT 和 DSA 图案化。

未来半导体器件：奇异材料、替代架构和前景

互补金属氧化物半导体 (CMOS) 技术的传统微缩技术变得越来越复杂且成本呈指数级增长，以至于许多代工厂无法跟上英特尔、三星和 GlobalFoundries 等市场领先公司的步伐。 人们对通过改变有源器件的导电通道中使用的材料以及引入与较小波长光刻的历史方法不同的显著工艺增强来提高器件级性能产生了很大的兴趣。 物联网 (IoT) 被认为是未来一代规模电子产品的主要驱动因素之一，其中移动智能手机和随机存取存储器可能是这一类别中最大的贡献者。

目前有五种最有前途的下一代技术，这些技术旨在结合光刻和多重图案的传统增强技术，在可预见的未来推动摩尔定律的发展。 图 5总结了这五种技术。

图 5.有望推动摩尔定律可预见未来发展的五种下一代半导体微缩技术。

图5列出的五种下一代技术是基于石墨烯的电子电路、光电波导和光子晶体、分子电子学、自旋电子学和量子计算。 石墨烯是一种透明的（允许 97% 的可见光透过）碳（世界上最丰富的元素之一）的单层同素异形体，与金刚石和木炭类似，是一种原子级碳原子六方晶格。

石墨烯表现出独特且适应性强的物理特性，这使其成为未来一代电子电路受欢迎的碳基材料。 半导体金属氧化物半导体场效应晶体管（MOSFET）中的石墨烯结构近年来不断发展。 图 6显示了在碳化硅 (SiC) 衬底上生长外延石墨烯的 MOSFET 器件的简化结构。

图 6 CMOS MOSFET 的简化表示，其中石墨烯生长在半绝缘 SiC 衬底上

如图 6所示，石墨烯通常外延生长在 MOSFET 的源极、栅极电介质和漏极端子之间的 SiC 衬底上。 外延石墨烯是通过在真空中 1350°C 高温下对六方 SiC 进行氢蚀刻后热分解而产生的。 石墨烯在硅端面和碳端面上生长为多层结构。 石墨烯具有柔韧性和强度（与其碳同素异形体金刚石一样），在半导体行业之外作为树脂中的元素用于制造碳纤维运动器材等固体结构，甚至用于机动车辆制造。 在半导体行业中，基于石墨烯的有源器件具有多种优势，例如：

• 室温真空下迁移率高达200,000 cm^2/Vs。

• 4×10^5 m/s 的高饱和速率。

• 高跨导。

• 未改变状态的双极性。

• 如果与光电探测器和光学互连相结合，则可以实现在高 GHz 和太赫兹范围内运行的有源器件，从而实现极高带宽的电子电路。

与大多数新兴技术一样，石墨烯也面临着与现有技术的成功集成和工程化相关的挑战。 石墨烯半导体工程面临的挑战包括:

• 需要设计恒定且不变的非零带隙材料（因为石墨烯在自然状态下没有带隙）。

• 其可制造性的复杂性和难度。

• 适合与现有硅基CMOS 技术集成。

• 与金属电接触困难。

目前实验系统尚未充分开发和重现，无法识别使用石墨烯的高性能且可靠的器件和设备。

摩尔定律导致的微电子电路热收缩

晶体管会发热，因为它们使用电子（带电荷的亚原子元素）来执行计算和传输信息的任务。 当电子开始流过金属等导电元件时，它们与称为原子的粒子碰撞并释放热量。 碰撞的电子越多（例如，由于晶体管数量的增加）和碰撞率越高（例如，由于工作频率的增加），电子电路中产生的热量就越多。 在数字计算中，为了执行有用的计算，必须不可逆地改变存储单元的可区分状态。

电路中的高电流消耗会对电路可靠性产生各种不利影响，导致任意工作条件和发热。 在亚微米电子元件、电路和系统中，热收缩限制了摩尔定律驱动的元件的进步。 尽管众所周知摩尔定律正在放缓，但热限制会带来进一步的限制，如果定义并认识到机制，则可以减轻这种限制。 CMOS 器件正在接近其原子和量子力学物理限制，并且由于尺寸不断缩小，漏电流被证明是需要克服的主要障碍。 Haron 和 Hamdioui 给出了 CMOS 缩放挑战的五个主要类别，它们被列为

• 隧道效应和漏电流带来的物理挑战会影响器件的性能和功能。

• 介电材料和导电材料无法提供足够且可靠的绝缘和传导带来的材料挑战。

• 每个芯片（单位面积）的晶体管数量不断增加，这导致高功耗和热耗散，定义为功率-热挑战。

• 技术挑战，主要涉及开发能够在极短波长下可靠运行的光刻工具的限制和挑战。

• 制造成本指数级增长带来的经济挑战，通常与加工设备和测试设施的成本相关。

CMOS 器件的缩放带来了电介质氧化物层的等效缩放因子，其已达到器件结处的集中电场使电子能够直接穿过氧化物层并影响器件性能和正常工作的程度。 因此，器件尺寸的减小不仅会导致栅极氧化物厚度的物理限制，还会引入短沟道效应、降低功率和阈值电压以及增加沟道掺杂，从而导致载流子迁移率和BTBT降低。

CMOS 有源和无源功耗中存在的影响模拟和数字电子电路总功耗的机制。 大幅缩放的 CMOS 漏电流机制有：

• SLC。

• 反向偏置pn 结漏电流。

• 隧道漏电流。

• 热载流子从本体注入到栅极氧化物中。

• GIDL。

促进摩尔定律的微电子电路增强和设计方法 - 第一部分

IC 始终与其单位面积成本直接相关，技术重点是增加单位面积晶体管数量，同时保持单位面积成本的稳步提高。 与此同时，半导体制造商的目标是提高微电子电路的产量，从而减少单位面积的缺陷数量。 有多种方法可以减小晶体管尺寸，同时保持尽可能少的缺陷，无论是通过工艺增强还是有效的电子电路原理图和布局设计。 消除电子电路中的单个晶体管可能会对 IC 的最终占用空间产生巨大影响，其中构建块或单元通常会增加数千甚至数百万倍才能实现所需的性能。 从电子电路中消除电阻器、电感器或电容器等无源元件对整体面积有更大的影响。 然而，消除有源或无源元件不应以牺牲电路性能为代价，而应有其优势，或者其影响可以忽略不计。 微电子电路的设计参数决定了最终产品的各个方面。 最终电路的这些方面可以用以下形式描述：

• 性能（运行速度、功耗、功能以及考虑设备制造公差的灵活性）。

• 芯片的物理尺寸以及由此产生的生产成本。

• 设计时间，直接影响工程成本和生产进度。

• 易于制造和测试，再次影响总体生产成本。

与几乎任何设计一样，无论是机械设计还是电气设计，都必须相互权衡某些需要权衡的设计因素，以确定设计变更或优化是否能够实现所需的操作。 本章主要关注简化技术和通用建议，以更有效地利用半导体 IC 的可用面积并降低与半导体行业相关的每个芯片的成本。 为了清楚地了解节省晶圆空间的要求，不仅需要对电路设计有精确的理解，而且还必须遵循原理图设计和原理图到布局生成的方法。 这些要求中的第一个要求是对电路行为的彻底理解，鉴于每个电路存在大量的电路拓扑和应用，这通常是一种更困难的方法。 设计人员必须考虑所有的权衡而不是所需的应用，并决定哪些组件可能具有更大的公差，或者可以完全省略。

为所有可能的应用提供所有可能的电路的实现指南并不是一种实用的方法。 然而，电路性能与器件面积的方法和考虑因素是实现高性能和小尺寸设计的有用工具。 IC 的设计描述可以用三个主要领域来描述。 在每个领域中，都会根据所需的性能和应用做出各种设计决策来解决特定问题。 这些领域可以按层次划分为设计抽象级别，称为抽象层次结构。 这些域和抽象层次结构级别之间的关系可以通过 Gajski-Kuhn Y 图进行了描述，其中三个径向线代表三个描述域，沿着每条线是该域中关联对象的类型 ，抽象层次结构级别的扩展。 Gajski-Kuhn Y 形图如图 7所示。

图 7，Gajski-Kuhn Y 图，其中圆圈代表抽象级别，形成 Y 的三条直线代表检查这些层的方向和内容

IC 的设计描述可以从三个主要领域进行描述：行为、结构和物理/几何领域。 在每个领域中，都会根据所需的性能和应用做出各种设计决策来解决特定的问题。 这些领域可以按层次划分为设计抽象级别，称为抽象层次结构，可以由上面介绍的 Gajski-Kuhn Y 形图进行总结。 此外，半导体IC设计流程可以参考Gajski-Kuhn Y图所呈现的域和抽象层来构建。

由于晶体管在 IC 设计中大量使用，因此本章的微电子电路元件封装部分回顾了有源元件（晶体管和二极管）和无源元件（电阻器、电容器和电感器）的几何考虑因素。 针对 MOSFET 的漏极电流方程介绍了晶体管的优化方法。 晶体管的漏极电流容量、增益和几何关系定义了器件针对特定应用的操作。 而晶体管的工作区域会影响晶体管的漏极电流定义。 晶体管的增益 gm 和漏极电流之间的关系是相对于晶体管的尺寸来表示的； 因此，需要根据不同工作区域的载流要求来确定晶体管的最佳尺寸。 这是通过通用 gm/ID 与晶体管的标准化电流 IN 来实现的。

该技术之后是晶体管缩放和几何变化对 MOSFET 噪声性能的影响。 MOS 晶体管小信号模型的描述，其中噪声电流发生器用于对晶体管中的加性噪声进行建模晶体管的热、闪烁和散粒噪声特性，这些噪声特性与器件的 W 和 L 参数相关。

为了优化 MOS 晶体管的布局，需要对影响器件性能的布局特性进行了检视。 这些属性在布局后仿真中尤其重要，其中器件优化通常需要透彻了解器件的物理特性才能对其进行改进。 采用最常用的技术来定义具有实用和最佳 W 和 L 比率的晶体管，即多指布局策略。根据该策略，特别关注由于该技术的实施而导致的栅极电阻和电容等电气特性的变化。 然后提出晶体管布局匹配技术，代替可以使用多指方法定义的最佳器件结构。 同时还介绍了诸如公共质心、叉指晶体管和虚拟器件匹配等技术。

最后，简要介绍了晶体管中的机械应力，特别是在现代亚 65 nm 节点中，由于浅沟槽隔离而产生的机械应力，随后是晶体管设计和布局的设计检查表。

促进摩尔定律的微电子电路增强和设计方法 - 第二部分

在微电子电路中，特别是在用于高速计算数据的应用中，例如由微处理器和微型计算机执行的操作，增加片上晶体管的数量通常与更高的计算速度、额外的存储器和更高效的数据传输有关。 然而，晶体管仅占整个芯片的有限百分比。 剩余面积被电阻器、电容器、电感器、天线、滤波器和开关等笨重的无源元件占用。 因此，要实现小型化，正如摩尔定律所提出的那样，有效的布局、电路增强和设计方法不应仅应用于晶体管等有源元件。 无源元件在提高其有效面积利用率、性能和匹配半导体加工中的固有差异方面也需要受到更多的关注。

然而，由于无源元件在晶圆上的尺寸相对较大，因此很容易受到其所占据区域的工艺变化造成的不匹配的影响，这比有源晶体管更容易受到影响，有源晶体管在 IC 上占据的面积（每个元件）要小得多。 半导体元件失配的三个主要来源是

• 系统失配通常是由电路或布局设计者遵循不正确或次优的设计策略而引起的。

• 由于工艺参数变化而导致的随机失配。

• 梯度失配，即芯片上较长长度路径上的一阶或二阶波动。

图8，表示主要失配源之间的关系：系统失配、随机失配和梯度失配

如图 8所示，系统失配和梯度失配是在晶圆上采样器件的失配值中观察到的确定性趋势，因此可以在工艺梯度已知的情况下准确预测。 随机错配，顾名思义，代表的是随机的、无法预测的错配； 在IC的电路和布局设计过程中也很难考虑这些错误和不匹配。 随机失配也分为局部失配错误和全局失配错误。 局部失配误差的发生是由于诸如金属或多晶硅晶粒边缘边缘的变化，或者

• 蚀刻。

• 植入。

• 扩散。

• 栅极氧化层厚度。

• 介电常数

• 掺杂剂。

全局失配的原因包括线边缘变化、步进透镜像差、晶圆装载效应和光学邻近效应。 在模拟电子设计中，与有效比率相比，绝对值不太重要。 绝对值由参数的大漂移控制，而有效比率由参数的局部差异控制。 在摩尔定律的指导下，随着特征尺寸的减小，有源和无源元件值之间的变化会增加。

无源元件失配的概念适用于几何比不是 1:1 的器件。 任何两个器件之间的失配 δ 是其测量值之比与预期值之比之间的差值，除以预期值之比，并进行归一化，以使失配变得独立于几何比率。

半导体集成无源元件的原理，特别是电阻器和电容器，包括其基本工作原理、固有参数，以及重要的是优化器件性能的布局注意事项。 用于电阻器和电容器的大量优化策略可以适用于电感器优化。 无源元件对摩尔定律的有效性和半导体的积极微缩具有重大影响，因为这些元件在芯片上占据如此大的面积。 因此，考虑无源元件以及有源晶体管的最佳布局策略同样重要。

微电子电路的增强功能和设计方法可以促进摩尔定律在大规模半导体元件中的延续。

无源元件在半导体 IC 上占据了大量空间，或者，可以通过使用分立元件将这些元件放置在片外，但为了获得卓越的性能，特别是在低噪声应用中，片上无源元件仍然是首选。 然而，由于无源元件尺寸较大，相对于较小的有源元件而言，无源元件的制造参数变化较大。工艺处理过程中失配的主要来源，包括系统失配、随机失配和梯度失配。 这些不匹配要么是由次优设计策略引起的，要么是由器件和加工公差（例如在蚀刻、光刻或金属沉积过程中）的固有制造波动引起的。

因此设计师需要确定无源元件的原理，并详细阐述通常通过解决统计随机偏差来减少工艺波动的特定设计技术。 第一个要审查的元件是集成电阻器，该元件经常用于集成设计，以限制特定结点处的电流。 设计师需要掌握确定集成电阻器的主要参数，包括薄层电阻、热阻、电流密度、工作频率和噪声的方法。 薄层电阻及其推导主要取决于材料的浓度及其几何形状。 提供了三种用于测量薄层电阻和接触电阻（增加总电阻的必要组成部分）的常用方法，并用附图阐明了这些概念。 这些方法是希腊十字和电桥结构来测量方块电阻，以及开尔文结构来确定接触电阻。

在实际应用中，集成电阻器中明显的寄生元件的审查，与设计策略结合使用，旨在最大限度地减少这些不需要的固有参数——这是对集成电阻器中存在的噪声进行审查的前身。 通过理解和实现集成电阻器的这些原理以及用于测量关键参数的方法，并了解元件的几何形状如何影响其行为，另外设计师需要掌握电阻器的集成设计中经常使用的布局优化技术。 这些技术/策略包括叉指式布局拓扑、共质心拓扑和虚拟元件，这些都是非常常见的技术，可减少组件内以及相邻、理想匹配组件之间的工艺波动。

集成电容器（另一种常用的集成元件）也采用类似的方法，如果正确设计和优化，可以减少电路元件的变化以及由于固有寄生元件而产生的不良影响。了解集成电容器的物理布局，可以使设计师清楚地了解其结构和半导体设计中的局限性。 设计师需要了解电容器的工作区域（累加、耗尽和反转），以及分析和量化电容器的有效且准确的方法，该方法在半导体行业的后处理中经常用于验证工艺。

集成电容器的物理布局、其操作以及半导体制造和加工等将会决定其性能，需要掌握匹配电容器的常用策略。 这些优化是通过首先引入非理想电容器模型（其中包括等效串联电阻器）并根据这些固有参数确定器件的质量来提供的。 偏差源（从理想、设计和期望值改变参数），例如匹配误差、氧化物梯度、边缘变化效应、寄生电容和温度/电压依赖性。 对于每个来源，都提供了带有支持图形和方程的实用方法，使研究人员和设计人员能够全面优化高性能电路的集成电容器设计。

最后，对集成电感器需要了解常用电感器的布局，了解这些组件中最重要的功率损耗来源，并对非理想等效电路模型进行了解。 设计师还应该掌握集成电感的优化技术，电阻器和电容器使用的各种原理和技术以及可以应用于这些元件的优化设计技术。

摩尔定律与物联网之间不断发展和扩大的协同作用

对于被归类为所谓物联网的器件，它必须（至少）具有三个基本属性：持续的数据连接、低功耗以及通过网络进行通信的能力。 毫无疑问，CMOS 半导体器件在数据处理和节点间通信方面一直是物联网的重要推动者。 CMOS 器件和互连不断实现更高的处理速度、更低的功耗、更小的尺寸和更高的产量。 FinFET 晶体管、高 κ 电介质和 SiGe 等技术证明了这一进步，更高水平的 SoC 集成可带来更强大、更相关的物联网应用。 然而，随着新一代 CMOS 的电压降低，某些模拟、数字和 RF 应用的性能因噪声容限降低、线性度降低和输出功率降低而降低。

GaAs 和 GaN 等 III-V 族材料仍然在物联网使用的许多无线电射频前端中发挥着主导作用。 物联网涵盖多种应用领域，包括利用无线传感器网络的实现、机器对机器 (M2M) 通信领域内的应用、射频识别、网络物理系统和移动计算。 物联网系统的一般操作阶段包括首先获取数据、处理数据，然后进行数据存储，最后将数据传输到所需位置。 M2M 通信证明了有线和无线基础设施如何影响这些基本操作阶段并使信息共享多样化。 物联网的增长、预测和实用性很大程度上受三个定律的约束； 尽管通常是回顾性描述，但它无疑与技术小型化和效率相关。 这三个定律是

• 摩尔定律。

• 梅特卡夫定律。

• 库米定律。

摩尔定律——每年集成电路上的元件数量增加一倍（历史上每 18 个月调整一次）——已在本书中得到确立和引用。 对于物联网来说，摩尔定律通过增加恒定区域的计算能力来确认其重要性，更重要的是，降低计算成本，如图 9所示。

图 9，根据摩尔定律，器件性能与器件生产总成本（包括材料成本、加工、封装和分销成本）之间的简化关系。

然而，摩尔定律需要在定义物联网的四个主要类别中成立，即

• 测量温度、光线或运动等环境条件的传感器。

• 显示数据、提供声音输出或控制机械设备的执行器。

• 运行程序并执行逻辑运算的计算处理器。

• 提供有线或无线数据传输的通信接口。

然而，传感器和执行器不一定遵循与计算处理器和通信接口电路相同的缩放路径。 传感器和执行器不仅直接与环境交互，而且在许多情况下还充当人机界面。 为了与物理环境和人类互动，使这些电路变得更小并不总是可行的； 例如，可以考虑触摸屏、压力传感器或图像传感器。 定义上述每个类别的技术改进是一项艰巨的任务，因为物联网的潜在应用数量巨大，而且物联网本质上只是一种小型化的电子电路设计，借用了旧技术的概念和设计。

摩尔定律近年来得到了调整，不仅将技术扩展视为一个整体理念，而且将其作为实现自动化普适计算的一种手段。 分析师还表示，芯片制造商更加考虑新兴市场，但采用小型化的成熟设计。 这种观点包括放弃显著的性能飞跃，而是为需要较少处理能力的不太复杂的设备创建芯片的增量增强。 这些努力对于满足实际需求和扩大计算影响人类生活的方式非常重要，而不是在不适当考虑技术发展方向的情况下推动技术扩展。

其次，梅特卡夫定律并非特定于集成电路组件或半导体处理，而是与物联网相关，该定律指出，通信网络的价值与连接用户数量的平方成正比，尽管并非所有连接都是平等创建的 。 物联网本质上是一个由节点或器件备组成的网络，用于通信和共享信息； 因此，梅特卡夫定律是量化此类网络价值的有用品质因数。 图10 展示了实施设备（或节点）的总体成本与其增加的价值之间的简化关系。

图 10

图 10，生产设备的总体成本（包括材料成本、加工、包装和分销成本）与梅特卡夫定律提出的连接节点为网络增加的价值之间的简化关系。

物联网系统的主要考虑因素之一是集成解决方案的功耗和能源效率。 典型的物联网应用由电池或能量收集电路供电，预计可以长时间自主运行，通常超过 20 年。 物联网系统核心的微控制器单元可以通过 ASIC 设计策略进行优化设计，并在不使用时切换到低功耗或待机模式。 当设备以其额定容量运行时适用的动态功耗是每个子系统中使用的工作频率和拓扑的函数，该值可以设计、调整和优化，更重要的是可以估计和测量 。 然而，静态功耗虽然可以测量，但却是电源能量消耗的原因，这对应用没有贡献，应该尽量减少，或者理想情况下消除。 然而，随着摩尔定律驱动的器件尺寸的减小，以及漏电流的固有增加，再加上单个集成芯片上有源器件数量的增加，物联网系统需要复杂且大量的设计、模拟和测量。

摩尔定律驱动的技术创新

与历史上取得的成就相比，近年来，可以从相当小的器件中利用的计算能力已经成为一项了不起的成就——当然这不一定指几个世纪前，而是更恰当地指几十年前，在某些情况下是几年前 ，取决于品质因数。 目前，与几年前的桌面计算相比，最相关的是移动智能手机的处理能力。 这一进步的核心仍然是 1965 年的摩尔定律，尽管是间接的，但却是半导体制造商缩小元件尺寸的明显驱动力，以便在给定的芯片面积上可以容纳更多元件。

尽管这些器件在制造技术方面进行了改进，以提高产量和性能并降低成本，但表明摩尔定律间接推动计算进步的原因是，它是经济学定律，而不是物理定律——这是一种非正式的观点 它是围绕 1965 年早期芯片行业的表面演变而形成的。 它只是一个预测，而不是一套规则，它决定了芯片制造业应该如何以及何时进行改进，并且没有指导书规定如何克服挑战并不断满足这一预测规律。 它是对传统思维的一个警告，是一张强调制造商愿望清单的“墙上的海报”。 然而，它激发了计算行业的巨大变革和创新，回顾历史，许多进步都为维持或超越摩尔定律做出了贡献。

据《福布斯》报道，在撰写本文时，科技是世界上最大的行业之一，互联网及其配套软件和服务占 2016 年所有行业净利润率的 25%。 世界上最大的行业之一是：

• 零售和食品。

• 酒精/烟草。

• 油气。

• 药品。

• 电信。

重要的是，应该指出的是，所有这些行业在某种程度上都是由技术驱动、控制、维护和标准化的。 知识产权构成了这些行业的基础，但信息几乎以所有形式通过技术进行处理，使其成为所有这些行业不可或缺的一部分。

全世界有许多机构从事半导体器件的设计、制造、研究或咨询。 由于它们在人类日常生活中不可或缺的作用、广阔的市场覆盖范围、普遍性和普及性以及技术的盈利前景，这些器件正在推动各行业适应并利用其增长。 就本书的范围和重点而言，本章讨论了半导体研究的行业领导者，特别是那些致力于缩小晶体管尺寸的行业领导者。 这些行业领导者要么正在生产最先进的微电子元件，要么即将推出旨在在未来十年引导摩尔定律的进步，或者在某些情况下实现两者。

图 10.1 总结了技术和实施这些技术的公司。 图 11 中的列表按照每个案例研究的物理栅极长度成果排列，从最小到最大，以自上而下的方法。 本章以自下而上的方法回顾了每个案例，从而得出迄今为止可达到的最小栅极长度（2018年）。

图 11 ，当前（2017 年）正在开发和研究或用于大批量商业制造的最突出的晶体管技术和创新。

从图 11 开始，从底部开始，Nvidia 的商用图形处理单元 (GPU) 采用 12 nm FinFET 技术，在下面的段落中将进行简要讨论。 该处理技术包含在最新一代（2017 年发布）Nvidia 商业产品中实施的成熟技术。 GPU 芯片中实现了创纪录的 210 亿个晶体管，其核心效率显著提高。

参考图 1，要讨论的第二个主题是 3D NAND 存储，由三星和西部数据等多家制造商使用。 3D NAND存储被用作固态硬盘（SSD）中的非易失性存储机制，这是对传统机械硬盘的重大改进。 闪存虽然比传统磁盘快得多，但仍然落后于易失性 RAM，但正在实施高密度晶体管技术，利用晶体管的 3D 堆叠来提高整体密度，而不影响存储在速度方面的性能。

最先进的晶体管技术的最新实现是 Intel 和 Qualcomm 在其最新一代中央处理单元 (CPU) 中使用的 10 nm 栅极长度实现。 10 nm 晶体管技术采用了栅极结构方法和自对准图案方面的各种先进技术，允许使用目前商业市场上被认为是最小的栅极长度。

IBM 研究中心提出的 5 nm 栅极长度是一种采用 III-V 族材料的环栅 FinFET 实现，可产生极低的断态电流，近年来已在各种期刊和出版物上进行了研究、原型设计和发表。 2018年时期，尽管距离商业集成还有相当长的时间，但 5 nm 晶体管技术显示出在可预见的未来确保摩尔定律延续的技术前景。 最后，目前正在原型设计中，另一项旨在保证摩尔定律未来的技术是伯克利实验室提出的 1 nm 碳纳米管栅极长度。 1 nm栅极长度晶体管使用过渡金属二硫属化物材料来实现单层栅极沟道，可以不受当前光刻限制的情况下生长。

参考学习书籍推荐《通过先进半导体设计和加工技术扩展摩尔定律（Extending Moore's Law through Advanced Semiconductor Design and Processing Techniques）》

《通过先进半导体设计和加工技术扩展摩尔定律》

本书提供了对摩尔定律寿命的理论和技术局限性的方法论理解。该书介绍了对摩尔定律的未来有重大影响的因素以及那些被认为维持过去五十年趋势的因素的研究。研究结果表明，摩尔定律的边界主要包括将电子元件缩放到超出普通制造原理水平并接近物理边界的物理限制。本书中介绍的研究为掌握以下原则提供了必要的背景和知识：

• 传统和现代光刻，摩尔定律的主要限制因素

• 半导体制造领域的创新，使最新一代CMOS加工成为可能

• 可以显著推动摩尔定律向前发展的多学科技术

• 利用技术小型化的微电子电路和元件的设计原则

• 半导体行业经济市场趋势及技术驱动因素

与技术扩展相关的复杂性和成本迫使工程和物理学科的研究人员优化上一代节点，以提高片上系统性能。这对于参与物联网 （IoT） 吸引力的提高尤为重要。本书还提供了微电子电路设计和布局原理的学术和实践示例，以减轻上一代节点的技术限制。我们鼓励读者在智力上应用从本书中获得的知识，以进一步研究和创新，以扩展摩尔定律和相关原理。

本书的章节总结如下。

摩尔定律背后的驱动力及其对技术的影响涉及驱动摩尔定律的一般技术和经济因素，从 1965 年推出以来的过去成就，到在未来可预见的时间内推动小型化的最新进展和限制。

《半导体几何缩放经济学》深入研究了摩尔定律的经济特征，从有利的经济角度，特别是随着移动智能手机和物联网设备变得越来越强大，激励和鼓励半导体器件制造商将工艺技术推向更高的极限，并且器件尺寸实际上更小。

鉴于光刻对摩尔定律的重要意义，因此将光刻视为半导体制造过程中最重要的加工步骤之一。 该步骤被认为是最关键的步骤之一的原因是，低于特定阈值的半导体几何图案需要对传统的紫外光刻进行各种改变，或者对于未来的半导体器件，需要在更低的波长下进行曝光。 对于大多数铸造厂来说，光学光刻设备是一种昂贵的商品，并且必须能够产生高产量以克服初始资本支出。

促进摩尔定律的光刻增强技术重点关注各种增强技术，以提高光刻产量、分辨率增强和邻近校正。

《未来半导体器件：奇异材料、替代架构和前景》这一章专门旨在回顾互联网上报道或公开访问的半导体器件设计方法、材料和突破。在本章中这些技术（石墨烯、光电波导和光子晶体、分子电子学、自旋电子学和固态量子计算）得到了不同程度的详细讨论。

《摩尔定律产生的微电子电路热限制》回顾了随着小型化导致大量晶体管密集集成到单个芯片上而必须考虑的散热问题。 仅靠材料的导热性并不能确保有源器件的热量传递； 还应遵守电路设计注意事项。

《促进摩尔定律的微电子电路增强和设计方法 (1) 和 (2)》两章更深入地研究原理图设计中的物理布局（布局）和增强，以及电路级改进的结合，以缓解高热能等挑战，从而提高性能，减小整体芯片尺寸并降低微电子设计成本，并实现易于制造和高产量的设计。

《摩尔定律与物联网》之间不断发展和扩大的协同作用将摩尔定律的预测与梅特卡夫定律和库米定律这两个相关定律相结合，并回顾了物联网如何从大规模半导体元件中受益。 通过能量收集和小型但功能强大的计算，随着造福人类的应用不断发展，环境传感和信息传递的新时代正在迅速发展。

《案例研究：摩尔定律驱动的技术创新》是本书的最后一章，着眼于主导商业计算产品的当前一代半导体技术，特别是那些在信息捕获、分析并转移、存储方式方面导致重大范式转变的器件中使用的技术。 桌面计算、移动计算、智能手机和物联网都是推动半导体制造商进一步缩小元件尺寸、同时保持高效率和良率的技术。 此外，本章还着眼于 5 nm 以下晶体管技术的最新进展，并从技术上回顾了有关其进展的公开知识。