《射频集成电路设计方案：从技术到布局（RF INTEGRATED CIRCUIT DESIGN OPTIONS: FROM TECHNOLOGY TO LAYOUT）》
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日期：2021-11-14
《射频集成电路设计方案：从技术到布局（RF INTEGRATED CIRCUIT DESIGN OPTIONS: FROM TECHNOLOGY TO LAYOUT）》
射频行业在过去几年经历了爆炸性的增长。因此，迫切需要高性能的射频架构来满足市场需求。为了完成这项任务，必须在各个层面进行改进：从技术、电路原理图到物理布局策略。本文讨论了每个级别的几个设计选项。
SiGe BiCMOS 和 SOI CMOS 技术是主流集成电路技术的两个有前途的候选技术。与标准 CMOS 技术中的 MOSFET 相比，SiGe BiCMOS 工艺中的双极晶体管可以实现更高的跨导值和更好的噪声性能。 SOI CMOS 工艺显着降低了器件寄生效应，并提高了功率增益和噪声性能。以低噪声放大器（LNA）和压控振荡器（VCO）为例，进行电路仿真，将两种技术在射频应用方面与标准CMOS技术进行比较。
本文提出了紧凑的华夫格布局（Compact waffle layout ），并与标准 CMOS 技术中的传统多指布局进行了比较。 MOSFET 的寄生元件经过仔细研究，并通过两种布局策略中的仿真和实验结果进行验证。与多指MOSFET相比，通过利用紧凑的waffle MOSFET，晶体管有源面积、漏极/源极扩散面积可以分别减少30%和25%。与多指布局策略中的最佳值相比，振荡的最大频率 fmax 也有所提高。通过减少器件寄生元件，执行 LNA、VCO 和无源混频器的电路仿真，以展示 RF 应用中的性能改进。
最后，将具有有源电感调谐的振荡器与通用 LC 谐振腔 VCO 进行比较。通过在相位噪声方面做出一些妥协，可以实现非常宽的调谐范围和显着的芯片面积减少。给出了一个设计指南，以最大限度地减少有源电感调谐振荡器 (AITO) 的相位噪声。
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