导读
本文系统性地解读“224 Gb/s 链路系统：调制方案、信道特性与前向纠错（FEC）”的关键工程要点，结合业界示范与标准推进，提炼出对系统设计、器件选型、信道预算与实验验证的可操作“know-how”。

设计要点

• 在 Nyquist 频率约 56 GHz 的工作带宽下，PAM4 在合理的链路插损（约 ≤ 30–36 dB）与可控的 IL 偏差条件下通常优于更高阶的 PAM6/PAM8，因为后者对 SNR 与 FEC 需求更高，从而带来更大的功耗、面积与时延代价。

• 工艺与芯片级 DSP（包括 ADC/DAC+全 DSP 架构）已被示范能将带宽、抖动与噪声性能提升约 2×，并在端到端链路上实现远优于早期原始 BER 的测量结果（如原始 BER 达到 10^-6 级别或更好），为标准化与产业化提供了关键数据支撑。

• OIF/CEI 与 IEEE 等组织正推进 CEI-224G / 224G-MR 等框架，旨在为 224G/通道 电气接口定义可复现的合规要求，推动芯片、封装、连接器与线缆协同设计。

图：224 Gb/s 眼图示例与 Nyquist 频段说明（示意展示高频眼图闭合与 IL 影响）。

一、224 Gb/s 系统物理背景与工程意义
为何从 NRZ/PAM4 再到 224 Gb/s？
数据中心与高性能互连的发展驱动通道速率持续翻倍。随着 800G/1.6T 等系统出现，对单通道速率提升（224 Gb/s）提出了明确需求。224 Gb/s 的 Nyquist 频率约为 56 GHz，这将使介质损耗（介电损耗、表面粗糙度、集肤效应）与包材/连接器的频率响应成为主导限制项。基于此，系统设计必须在芯片、封装、互连与线缆间做严格的链路预算分配。

二、调制选择：为什么优先考虑 PAM4？
PAM4 的工程优势与限制

• 优点：每符号携带 2 bit，与 NRZ 相比在相同带宽下能翻倍传输速率，且在产业生态（测试方法、器件互操作）上与现有 112G/56G 基线兼容性好。

• 限制：PAM4 对 SNR 要求显著高于 NRZ，但相比 PAM6/PAM8 的 SNR 与 FEC 负担要小得多；高阶 PAM（L>4）在相同前置功耗下更易出现符号错误率（SER）与更长的误码突发传播，导致对强纠错码的需求上升，从而带来较大功耗与时延代价。基于仿真与试验，若在链路 Nyquist 处插损控制在 ~30 dB 或更低且 IL 偏差（ILD）可控，则 PAM4 在端到端长期稳定性与总体能效上更具工程吸引力。

三、信道/链路设计要点
链路预算分配

1. 总体 IL 目标：针对 224 Gb/s-PAM4，典型的端到端 IL 目标在 30–40 dB 范围内（Nyquist 处），过高的 IL 会使等化与功耗成倍增长。

2. 组件分配：将损耗在芯片封装（BGA/硅中介层）、PCB/线缆、连接器与跳线间合理分担；避免某一环节占用过多预算（例如单一连接器在高频段的反射/损耗若超标，会难以通过 DSP/FFE/DFE 补偿）。

3. ILD 与串扰控制：Nyquist 附近的 IL 偏差与近/远端串扰（NEXT/FEXT）对 PAM4 眼图闭合影响显著，PCB 路由、差分对不平衡、接头不对称都会放大模式转换带来的闭眼。仿真中通常要把 ILD 控到低 dB 级别并严格评估多通道串扰耦合。

图：PAM4 信号与多电平眼图可视化，说明符号间隔与电平判决复杂度。

材料与工艺建议

• 优先选用低损耗基板材料（低 Df、高 Tg 且表面粗糙度受控的铜箔/沉铜工艺），在高频区考虑薄介质层、窄差分间距与严格的走线工艺。

• 在封装层面，减少不必要的过孔与阻抗不连续，优化 BGA-to-BGA 或 Si-to-Si 的引线网格与焊盘过渡；在高性能应用考虑高密度互联（如 FOWLP、SiP）以降低寄生与损耗。

四、发射/接收器与等化策略（芯片/算法层面）
TX 侧：更多 pre-tap（如 4 tap 或以上）和精细驱动电平控制可在发送端预补偿频道损伤，但会增加线路复杂度与功耗。建议基于仿真找到最佳 pre-tap 数和幅值集。

RX 侧：强力 RT／CTLE + FFE/DFE 结合（连续时间线性均衡 + 多阶 FFE/DFE）是主流，典型接收端实现可能包含几十级后级 tap（实验中见到 24–80 tap 等化器设计用于高损耗链路）。复杂的接收 DSP 能显著降低前端 SNR 压力，但以功耗与实现复杂度为代价。

误码突发与 FEC 选择

• 高阶 PAM 增加了每个 FEC 符号内的调制符号数，进而放大 SER→FEC 符号误差映射的不利影响。行业常用的 RS(544,514) / KP FEC 在 PAM4 下仍能达到目标，但 PAM6/PAM8 往往需要更强的 FEC，从而增加延迟与功耗。标准化过程中对延迟与互通性的权衡是关键工程考量。

图：等化器/FFE tap 数与 TDECQ 改善示意（芯片级优化与封装/互连优化交互）

五、实验与验证要点
典型演示与测量指标

• 已有基于 Intel 测试芯片的端到端示范在实际电缆/模块上演示了 224 Gb/s-PAM4 的可行性，报告的 pre-FEC/raw BER、眼图、TDECQ 等指标为标准制定提供了实测数据支撑。进行实验时应关注：S-参数采集至 Nyquist 频率、时域回放的 PRBS 大小、各级等化参数记录与功耗测量的一致性。

测量设备与合规测试

• 使用支持 CEI-224G 校验规范的测试套件与 TX/RX 测试软件（例如市场上的合规测试工具），并按 OIF/CEI 的 MR/LR 约束进行插损与串扰验证。对关键信号路径应进行端到端 S-parameter 测量并保存用于仿真回放。

图：直接驱动与接收后均衡后的 112 GBaud / PAM4（相当于 224 Gb/s）眼图示例，显示实测可行性。

六、对产业与国内工程实践的可参考建议

1. 协同设计链路预算：芯片公司、封装厂、连接器与线缆厂需共同定义端到端的 IL/ILD/串扰预算并签署接口手册，避免单一环节承担过多损耗。

2. 优先投资中高频材料与封装工艺：掌握低损耗基板、先进封装（如 FOWLP/SiP）与表面抛光/铜箔处理技术，可显著降低系统级成本并提升可靠性。

3. 平衡等化与功耗：在等化器与 FEC 的设计中，将功耗、延迟与实现复杂度作为设计约束，优先在传输介质和封装上做“被动优化”，以减少对“昂贵 DSP”的依赖。

4. 建立本地化验证平台：在国内部署支持 CEI-224G 测试工具链（含高频网络分析、误码率测量与合规测试软件），加速本地化器件的互操作性验证与产品加速迭代。

七、行业风险与工程挑战

• 材料与工艺极限：在 50–70 GHz 带宽内，介质损耗与表面粗糙度变得极为敏感，需防止盲目推高调制阶数而忽视物理层改进。

• 功耗与热设计：更强 FEC 与更复杂 DSP 会推高功耗，数据中心/网络设备的热设计必须同步升级。

• 标准与互通性：标准推进（如 OIF CEI-224G、IEEE 802.3 相关草案）对兼容性具有强约束力，产品设计需兼顾向下兼容与生态接入成本。

结论
综上，从工程可实现性、功耗与生态兼容性三方面权衡，PAM4 在现阶段仍是实现 224 Gb/s 通道的主流选择：前提是端到端信道插损与 IL 偏差在可控范围内（典型约 30–36 dB、ILD 小幅度），且在芯片/封装层配合高性能 DSP 与合理 FEC 的情况下，系统能在功耗与延迟上达到可接受点。对于我国相关企业与工程团队，重点应放在端到端链路预算协同、材料与封装工艺提升，以及本地化测试与合规验证能力建设上，以实现从元件到系统的技术稳定性与产业化路径。