《ASIC 设计与综合：使用 Verilog 进行 RTL 设计》

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日期：2023-10-07

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《ASIC 设计与综合：使用 Verilog 进行 RTL 设计》

本书介绍了使用Verilog的简单到复杂的ASIC设计实际场景。它构建了一个从ASIC设计的基本原理到使用Verilog的高级RTL设计概念的故事。从当前的小型化趋势来看，这些内容提供了有关使用 Synopsys DC 及其解决方案的 ASIC 设计和综合问题的实用信息。本书解释了如何使用Verilog编写高效的RTL以及如何提高设计性能。它还涵盖了架构设计策略、多时钟域设计、低功耗设计技术、DFT、布局前 STA 和整体 ASIC 设计流程以及案例研究。本书的内容对于希望了解ASIC设计和合成的实践硬件工程师，学生和业余爱好者非常有用。

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