《使用Verilog的数字逻辑设计：编码和RTL合成（Digital Logic Design Using Verilog: Coding and RTL Synthesis ）》

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日期：2021-11-04

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《使用Verilog的数字逻辑设计：编码和RTL合成（Digital Logic Design Using Verilog: Coding and RTL Synthesis ）》

《使用Verilog的数字逻辑设计：编码和RTL合成》这本书的目的是作为一个实践的专业参考与额外的实用性作为高年级本科生和一些数字逻辑设计研究生课程的教科书。这本书的组织方式可以描述许多RTL设计场景，从简单到复杂。本书从逻辑设计的基本原理到先进的RTL设计概念构建了逻辑设计故事。考虑到当今小型化的重要性，本书提供了有关ASIC RTL设计问题以及如何克服这些问题的实用信息。它清楚地解释了如何编写高效的RTL代码以及如何提高设计性能。本书还介绍了先进的RTL设计概念，如低功耗设计、多时钟域设计和基于SOC的设计。本书的实践方向使其成为实践设计工程师培训计划和短期职业计划的理想选择。这本书的内容也将使它成为学生和爱好者的有用读物。

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